S3C2416裸機開發(fā)系列四_外部內(nèi)存初始化以及代碼搬移
對于處理器來說，都不可能內(nèi)置過大的內(nèi)存，只保留一小塊SRAM作為芯片啟動用。例如S3C2416內(nèi)部SRAM只有64k，其中8k是作為SteppingStone，用來做一些基本的初始化，并進一步引導用戶的代碼啟動。用戶的代碼往往是在外部的內(nèi)存空間執(zhí)行，因為通過處理器的存儲器接口，可以外擴較大的內(nèi)存空間。對于較大型的設計，用戶代碼以及變量往往都是在外部內(nèi)存空間執(zhí)行或存放。因此筆者就S3C2416初始化外部DDR2以及代碼從sd卡搬移到外部內(nèi)存并執(zhí)行作簡單的介紹。
1. 內(nèi)存控制器初始化S3C2416支持多種存儲器接口，如SRAM、DDR、DDR2等，一般設計都是采用DDR2存儲器接口來外擴內(nèi)存的。在使用外部內(nèi)存之前，是必須先初始化存儲器接口的，以確定訪問時序等參數(shù)。
1.1. DDR2初始化流程對于DDR2的初始化，S3C2416數(shù)據(jù)手冊都是給出了詳細的流程的：
1.1.1. Setting the BANKCFG &BANKCON1, 2, 3.
1.1.2. Wait 200us to allow DRAMpower and clock stabilize.
1.1.3. Wait minimum of 400 nsthen issue a PALL(pre-charge all) command. Program the INIT[1:0] to ‘01b’. Thisautomatically issues a PALL(pre-charge all) command to the DRAM.
1.1.4. Issue an EMRS command toEMR(2), provide LOW to BA0, High to BA1. Program the INIT[1:0] of ControlRegister1 to ‘11b’ & BANKCON3[31]=’1b’.
1.1.5. Issue an EMRS command toEMR(3), provide High to BA0 and BA1. Program the INIT[1:0] of Control Register1to ‘11b’ & BANKCON3[31:30]=’11b’.
1.1.6. Issue an EMRS to enableDLL and RDQS, nDQS, ODT disable.
1.1.7. Issue a Mode Register Setcommand for DLL reset.(To issue DLL Reset command, provide HIGH to A8 and LOWto BA0-BA1, and A13-A15.) Program theINIT[1:0] to ‘10b’. & BANKCON3[8]=’1b’.
1.1.8. Issue a PALL(pre-chargeall) command. Program the INIT[1:0] to ‘01b’. This automatically issues aPALL(pre-charge all) command to the DRAM.
1.1.9. Issue 2 or moreauto-refresh commands.
1.1.10. Issue a MRS command withLOW to A8 to initialize device operation. Program the INIT[1:0] to ‘10b’. &BANKCON3[8]=’0b’.
1.1.11. Wait 200 clock afterstep 7, execute OCD Calibration.
1.1.12. The external DRAM is nowready for normal operation.
1.2. DDR2初始化代碼實現(xiàn)對于不同的DDR2，主要是配置第一步BANKCFG &BANKCON1, 2，其它初始化流程可以通用。BANKCFG主要是用來配置外擴DDR2的行地址線，列地址線以及接口位寬等。BANKCON1用來配置DDR2控制器一些控制屬性，如自動預充，功耗控制，寫緩存等。BANKCON2用來配置DDR2的時序參數(shù)，如果時序參數(shù)設置得過快，將無法初始化相應的DDR2，參數(shù)設置得過慢，將造成DDR2讀寫性能低。因此，需要對照相應的DDR2芯片數(shù)據(jù)手冊時序參數(shù)來作設置，通常要比手冊參數(shù)預留一定的裕度(如多1~2個clock)。筆者所用的DDR2型號為K4T51163QJ-BCE79(DDR2@400M 5-5-5)，64MB，行地址線13，列地址線為10，16位總線。K4T51163QJ-BCE79給出的Active命令到發(fā)出Read/Write命令時間間隔tRCD=5tCK=12.5ns，Precharge命令到發(fā)送Active命令時間間隔tRP=5tCK=12.5ns，Read/Write命令發(fā)出后經(jīng)過5tCK=12.5ns數(shù)據(jù)才有效(CAS鎖存時間)，Active命令到Precharge命令時間間隔tRAS=45ns，平均刷新周期間隔為tREFI=780us，指令刷新時間tRFC=105ns。S3C2416時序參數(shù)配置寄存器BANKCON2都是以HCLK為基準來計時序的clock的。例如在HCLK=133M情況下，設置BANKCON2中[1:0]為1(2個HCLK)即可滿足DDR2芯片tRP=12.5ns的時序要求，為了保險，設置3個HCLK為宜。筆者在LowlevelInit.s匯編文件中實現(xiàn)DDR2初始化函數(shù)，不同的DDR2只需根據(jù)相應芯片參數(shù)修改BANKCFG & BANKCON1, 2，即可使用。
; DRAMcontroller base address
DRAM_BASE EQU 0x48000000
BANKCFG_OFS EQU 0x00
BANKCON1_OFS EQU 0x04
BANKCON2_OFS EQU 0x08
BANKCON3_OFS EQU 0x0C
REFRESH_OFS EQU 0x10
TIMEOUT_OFS EQU 0x14
PRESERVE8
AREALOWLEVELINIT, CODE, READONLY
ARM
EXPORTERAM_Init
;K4T51163QJ-BCE79(DDR2@400M 5-5-5),64MB,Raw Addr A0~A12,Column Addr A0~A9
; 設置DDR0 13位行地址，10位列地址，DDR2接口，16位總線
; DDR命令根據(jù)nRAS,nCAS,nWE,nCS控制總線分辨
; Active命令,打開行及bank地址
; Read命令,在Active后,打開列地址讀
; Write命令,在Active后,打開列地址寫
; Precharge命令,關閉bank,根據(jù)A[10]確定關閉指定或所有bank(只能同時訪問一個bank)
; AUTOREFRESH or SELF REFRESH命令,刷新命令
; LOAD MODEREGISTER命令,寫模式寄存器
ERAM_Init
LDR R0,=DRAM_BASE
LDR R1,=(2<<17)+(2<<11)+(0<<6)+(1<<1)+(1<<0)
STR R1,[R0, #BANKCFG_OFS]
; DQS delay3,Write buffer,Auto pre-charge,bank address 在高位
LDR R1,=(3<<28)+(1<<26)+(1<<8)+(0<<7)+
(1<<6)+(0<<5)+(1<<4)
STR R1,[R0, #BANKCON1_OFS]
; s3c2416ddr2寄存器的clk設置值是相對HCLK的
; RAS [23:20]Row active time 45ns HCLK=133M DDR2=266M 6clock
; Active命令到Precharge命令的最小時間45ns
; ARFC[19:16] Row cycle time tRFC=105ns 14clock
; 指令刷新時間105ns
; CAS Latency[5:4] CAS latency control 12.5ns 2clock
; Read/Write命令發(fā)出后經(jīng)過5tCK=12.5ns數(shù)據(jù)才有效
; tRCD [3:2]RAS to CAS delay 12.5ns 2clock
; Active命令需經(jīng)5tCK=12.5ns后才發(fā)出Read/Write命令
; tRP [1:0]Row pre-charge time 12.5ns 2clock
; Precharge命令到發(fā)送Active命令5tCK=12.5ns
; 故兩個Active命令所需的最小時間tRC=tRAS+tRP=57.5ns
LDR R1,=(6<<20)+(13<<16)+(3<<4)+(2<<2)+(2<<0)
STR R1,[R0, #BANKCON2_OFS]
; issue aPALL(pre-charge all) command,即Precharge命令
LDR R1,[R0, #BANKCON1_OFS]
BIC R1,R1, #0x03
ORR R1,R1, #0x01
STR R1,[R0, #BANKCON1_OFS]
; issue anEMRS(extern mode register) command to EMR(2)
LDR R1,=(0x2<<30)+(0<<23)+(0<<19)+(0<<16)
STR R1,[R0, #BANKCON3_OFS]
LDR R1,[R0, #BANKCON1_OFS]
ORR R1,R1, #0x03
STR R1,[R0, #BANKCON1_OFS]
; issue anEMRS(extern mode register) command to EMR(3)
LDR R1,=(0x3<<30)
STR R1,[R0, #BANKCON3_OFS]
LDR R1,[R0, #BANKCON1_OFS]
ORR R1,R1, #0x03
STR R1,[R0, #BANKCON1_OFS]
; issue anEMRS to enable DLL and RDQS, nDQS, ODT disable
LDR R1,=0xFFFF0000
LDR R2,[R0, #BANKCON3_OFS]
BIC R2,R2, R1
LDR R1,=(0x1<<30)+(0<<28)+(0<<27)+(1<<26)+
(7<<23)+(0<<19)+(0<<22)+(0<<18)+
(0x0<<17)+(0<<16)
ORR R1,R1, R2
STR R1,[R0, #BANKCON3_OFS]
LDR R1,[R0, #BANKCON1_OFS]
ORR R1,R1, #0x03
STR R1,[R0, #BANKCON1_OFS]
; issu
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