摘要：給出一種新的光柵位移傳感器的四倍頻細(xì)分電路設(shè)計(jì)方法.采用可編程邏輯器件(CPLD)設(shè)計(jì)了一種全新的細(xì)分模塊，利用Verilog HDL語(yǔ)言編寫四倍頻細(xì)分、辨向及計(jì)數(shù)模塊程序,并進(jìn)行了仿真.仿真結(jié)果表明，與傳統(tǒng)方法相比，新型的設(shè)計(jì)方法開發(fā)周期短，集成度高，模塊化，且修改簡(jiǎn)單容易．

關(guān)鍵詞：光柵位移傳感器；四倍頻細(xì)分；可編程邏輯器件(CPLD)

光柵位移傳感器是基于莫爾條紋測(cè)量的一種傳感器，要提高其測(cè)量分辨率，對(duì)光柵輸出信號(hào)進(jìn)行細(xì)分處理是必要環(huán)節(jié)．在實(shí)際應(yīng)用中，通常采用四倍頻的方法提高定位精度．四倍頻電路與判向電路設(shè)計(jì)為一個(gè)整體，稱為四倍頻及判向電路.能夠?qū)崿F(xiàn)四倍頻的電路結(jié)構(gòu)很多，但在應(yīng)用中發(fā)現(xiàn)，由于某些四倍頻電路的精度或穩(wěn)定性不高,使傳感器整體性能下降．作者在分析幾種常見四倍頻電路的基礎(chǔ)上，針對(duì)不同的應(yīng)用，設(shè)計(jì)了兩種不同的四倍頻電路實(shí)現(xiàn)方案，并對(duì)這兩種方案的結(jié)構(gòu)和使用方法進(jìn)行了比較和仿真．

1 四倍頻電路設(shè)計(jì)原理

光柵傳感器輸出兩路相位相差為90的方波信號(hào)A和B.如圖l所示，用A，B兩相信號(hào)的脈沖數(shù)表示光柵走過的位移量，標(biāo)志光柵分正向與反向移動(dòng)．四倍頻后的信號(hào)，經(jīng)計(jì)數(shù)器計(jì)數(shù)后轉(zhuǎn)化為相對(duì)位置.計(jì)數(shù)過程一般有兩種實(shí)現(xiàn)方法：一是由微處理器內(nèi)部定時(shí)計(jì)數(shù)器實(shí)現(xiàn)計(jì)數(shù)；二是由可逆計(jì)數(shù)器實(shí)現(xiàn)對(duì)正反向脈沖的計(jì)數(shù)．

光柵信號(hào)A，B有以下關(guān)系．

①當(dāng)光柵正向移動(dòng)時(shí)，光柵輸出的A相信號(hào)的相位超前B相90，則在一個(gè)周期內(nèi)，兩相信號(hào)共有4次相對(duì)變化：00→10→11→01→00．這樣,如果每發(fā)生一次變化，可逆計(jì)數(shù)器便實(shí)現(xiàn)一次加計(jì)數(shù),一個(gè)周期內(nèi)共可實(shí)現(xiàn)4次加計(jì)數(shù)，從而實(shí)現(xiàn)正轉(zhuǎn)狀態(tài)的四倍頻計(jì)數(shù)．

②當(dāng)光柵反向移動(dòng)時(shí)，光柵輸出的A相信號(hào)的相位滯后于B相信號(hào)90，則一個(gè)周期內(nèi)兩相信號(hào)也有4次相對(duì)變化：00→01→11→10→00．同理，如果每發(fā)生一次變化，可逆計(jì)數(shù)器便實(shí)現(xiàn)一次減計(jì)數(shù)，在一個(gè)周期內(nèi)，共可實(shí)現(xiàn)4次減計(jì)數(shù)，就實(shí)現(xiàn)了反轉(zhuǎn)

狀態(tài)的四倍頻計(jì)數(shù)．

③當(dāng)線路受到干擾或出現(xiàn)故障時(shí),可能出現(xiàn)其他狀態(tài)轉(zhuǎn)換過程，此時(shí)計(jì)數(shù)器不進(jìn)行計(jì)數(shù)操作．

綜合上述分析，可以作出處理模塊狀態(tài)轉(zhuǎn)換圖(見圖2)，其中“+”、“-”分別表示計(jì)數(shù)器加／減1,“0”表示計(jì)數(shù)器不動(dòng)作．

2 傳統(tǒng)模擬細(xì)分電路

傳統(tǒng)的倍頻計(jì)數(shù)電路如圖3所示，它由光柵信號(hào)檢測(cè)電路，辨向細(xì)分電路，位置計(jì)數(shù)電路3部分組成．光柵信號(hào)檢測(cè)電路由光敏三極管和比較器LM339組成．來自光柵的莫爾條紋照射到光敏三極管Ta和Tb上，它們輸出的電信號(hào)加到LM339的2個(gè)比較器的正輸入端上，從LM339輸出電壓信號(hào)Ua,Ub整形后送到辨向電路中．芯片7495的數(shù)據(jù)輸入端Dl接收Ua，D0接收Ub，接收脈沖由單片機(jī)的ALE端提供．然后信號(hào)經(jīng)過與門Y1,Y2和或門E1，E2，E3組成的電路后，送到由2片74193串聯(lián)組成的8位計(jì)數(shù)器．單片機(jī)通過P1口接收74193輸出的8位數(shù)據(jù)，從而得到光柵的位置．

采用上述設(shè)計(jì)方案，往往需要增加較多的可編程計(jì)數(shù)器，電路元器件眾多、結(jié)構(gòu)復(fù)雜、功耗增加、穩(wěn)定性下降．

3 基于CPLD實(shí)現(xiàn)的光柵四細(xì)分、辨向電路及計(jì)數(shù)器的設(shè)計(jì)

采用CPLD實(shí)現(xiàn)光柵傳感器信號(hào)的處理示意圖如圖4所示，即將圖3中3個(gè)部分的模擬邏輯電路全部集成在一片CPLD芯片中，實(shí)現(xiàn)高集成化.由于工作現(xiàn)場(chǎng)的干擾信號(hào)使得光柵尺輸出波形失真，所以將脈沖信號(hào)通過40106施密特觸發(fā)器及RC濾波整形后再送入CPLD，由CPLD對(duì)脈沖信號(hào)計(jì)數(shù)和判向，并將數(shù)據(jù)送入內(nèi)部寄存器．

3．1 CPLD芯片的選擇

CPLD芯片選用ALTERA公司的MAX7000系列產(chǎn)品EPM7128S，該芯片具有高阻抗、電可擦、在系統(tǒng)編程等特點(diǎn)，可用門單元為2 500個(gè)，管腳間最大延遲為5μs工作電壓為+5 V.仿真平臺(tái)采用ALTERA公司的QUARTUSⅡ進(jìn)行開發(fā)設(shè)計(jì)．

3．2 四細(xì)分與辨向電路

四細(xì)分與辨向模塊邏輯電路如圖5所示，采用10MB晶振產(chǎn)生全局時(shí)鐘CLK，假設(shè)信號(hào)A超前于B時(shí)代表指示光柵朝某一方向移動(dòng)，A滯后于B時(shí)表示光柵的反方向移動(dòng)．A，B信號(hào)分別經(jīng)第一級(jí)D觸發(fā)器后變?yōu)锳＇，B＇信號(hào)，再經(jīng)過第二級(jí)D觸發(fā)器后變?yōu)锳″，B″信號(hào)．D觸發(fā)器對(duì)信號(hào)進(jìn)行整形，消除了輸入信號(hào)中的尖脈沖影響，在后續(xù)倍頻電路中不再使用原始信號(hào)A，B，因而提高了系統(tǒng)的抗干擾性能．在四倍頻辨向電路中，采用組合時(shí)序邏輯器件對(duì)A＇A″，B＇B″信號(hào)進(jìn)行邏輯組合得到兩路輸出脈沖：當(dāng)A超前于B時(shí)，ADD為加計(jì)數(shù)脈沖，MIMUS保持高電平；反之，當(dāng)A滯后于B時(shí)，ADD保持高電平,MINUS為減計(jì)數(shù)脈沖．

對(duì)比圖5和圖2可以看出，新型設(shè)計(jì)方法使用的器件數(shù)較傳統(tǒng)方法大大減少，所以模塊功耗顯著降低.系統(tǒng)布線在芯片內(nèi)部實(shí)現(xiàn)，抗干擾性強(qiáng).由于采用的是可編程邏輯器件，對(duì)于系統(tǒng)的修改和升級(jí)只需要修改相關(guān)的程序語(yǔ)句即可，不用重新設(shè)計(jì)硬件電路和制作印刷電路板，使得系統(tǒng)的升級(jí)和維護(hù)的便捷性大大提高.

4 四倍頻細(xì)分電路模塊的仿真

根據(jù)圖2所示的狀態(tài)轉(zhuǎn)換圖，利用硬件描述語(yǔ)言Verilog HDL描述該電路功能，編程思想為將A，B某一時(shí)刻的信號(hào)值的狀態(tài)合并為狀態(tài)的判斷標(biāo)志state，并放入寄存器prestate．當(dāng)A，B任一狀態(tài)發(fā)生變化時(shí)，state值即發(fā)生改變，將此時(shí)的state值與上一時(shí)刻的prestate進(jìn)行比較，則能根據(jù)A，B兩個(gè)脈沖的狀態(tài)相對(duì)變化確定計(jì)數(shù)值db的加減，得出計(jì)數(shù)器輸出值的加減標(biāo)志．

仿真結(jié)果如圖6所示．當(dāng)信號(hào)A上跳沿超前于B時(shí)，計(jì)數(shù)值db進(jìn)行正向計(jì)數(shù)；當(dāng)A上跳沿滯后于B時(shí)，計(jì)數(shù)值db進(jìn)行反向計(jì)數(shù)．即db將細(xì)分、辨向、計(jì)數(shù)集于一身，較好地實(shí)現(xiàn)了光柵細(xì)分功能．

比較圖3和圖5可以看出，用FPGA設(shè)計(jì)信號(hào)處理模塊，設(shè)計(jì)過程和電路結(jié)構(gòu)更加簡(jiǎn)潔.另外,在應(yīng)用中需注意FPGA時(shí)鐘周期應(yīng)小于光柵信號(hào)脈沖的1／4.

5 結(jié)論

①新型設(shè)計(jì)方法結(jié)構(gòu)簡(jiǎn)單，集成度高，比傳統(tǒng)設(shè)計(jì)方法所用器件數(shù)大大減少．

②集成化設(shè)計(jì)使系統(tǒng)功耗降低，抗干擾性增強(qiáng)．

③用Verilog HDL設(shè)計(jì)電路，改變電路結(jié)構(gòu)只需修改程序即可，且系統(tǒng)維護(hù)和升級(jí)的便捷性提高．