摘要：隨著電子技術(shù)的不斷進(jìn)步，一些原本只能安裝在較大平臺(tái)的通信設(shè)備通過小型化、低功耗設(shè)計(jì)已經(jīng)能夠加裝在較小的平臺(tái)上，而通信設(shè)備的加裝會(huì)使這些平臺(tái)的信息化程度大幅提升，從而適應(yīng)更多的應(yīng)用場(chǎng)合。為了實(shí)現(xiàn)通信設(shè)備的小型化和低功耗，文章給出了通信信號(hào)處理器的小型化和低功耗設(shè)計(jì)方法。

關(guān)鍵詞：NCO；FPGA；DSP；數(shù)字上變頻器

0 引言

隨著各類武器平臺(tái)向信息化、網(wǎng)絡(luò)化的方向發(fā)展，各類小型、超小型平臺(tái)，如空空導(dǎo)彈、小型無人機(jī)等，對(duì)通信設(shè)備的需求日趨迫切。此類平臺(tái)由十體積小、載荷低，采用電池供電，無法承載主要由模擬部件或半數(shù)字化部件組成的結(jié)構(gòu)尺寸、重最、功耗都較大的通信設(shè)備。尤其是通信信號(hào)處理器，由于受到關(guān)鍵元件技術(shù)水平的限制，其結(jié)構(gòu)尺寸、功耗等往往無法實(shí)現(xiàn)小型化，因而嚴(yán)重制約了通信設(shè)備適裝超小型平臺(tái)的技術(shù)可行性。

數(shù)字電路技術(shù)的突飛猛進(jìn)使得通信信號(hào)處理器的小型化成為可能。以大容量、高速FPGA以及低功耗、大位數(shù)、高采樣速率A／D轉(zhuǎn)換器為核心的新一代數(shù)字處理器技術(shù)，使原先需要大量數(shù)字元件實(shí)現(xiàn)的功能都被集成到了幾個(gè)可編程的元件中，故可使得電路的面積縮小到原先的十分之一到幾十分之一，同時(shí)整體功耗卻降低了一半以上。如擴(kuò)頻通信中的核心處理部件(相關(guān)器)用模擬器件實(shí)現(xiàn)時(shí)，其體積將很大，且信號(hào)處理能力較低，無法滿足碼速率超過5 Mbps的信號(hào)速率。而以大容量FPGA為電路基礎(chǔ)構(gòu)件的數(shù)字處理系統(tǒng)，則徹底剔出了模擬信號(hào)處理系統(tǒng)的種種缺陷。因此，只要選取合適硬件資源的FPGA，就可以將若干個(gè)數(shù)字相關(guān)器集嵌入到單一的一片F(xiàn)PGA中，而不改變?nèi)魏坞娐访娣e。

高速A／D技術(shù)的進(jìn)步，已經(jīng)使通信信號(hào)處理器由模擬電路發(fā)展為數(shù)字中頻處理器系統(tǒng)，其中頻信號(hào)可通過A／D采樣轉(zhuǎn)換成單純的采樣數(shù)字流，從而真正實(shí)現(xiàn)信號(hào)處理算法的全數(shù)字化。

1 設(shè)計(jì)架構(gòu)和部件選擇

1．1 通信信號(hào)處理器的電路構(gòu)架

最小化通信處理器架構(gòu)可由FPGA+DSP構(gòu)建，圖1所示就是一種典型的信號(hào)處理器架構(gòu)圖。其中，F(xiàn)PGA用于完成上下變頻、編譯碼、調(diào)制解調(diào)、同步捕獲等信號(hào)處理算法；DSP則用于完成信息的打包、拆包以及一些復(fù)雜協(xié)議的處理。

1．2 高集成度低功耗數(shù)字處理部件的選型

設(shè)計(jì)低功耗、小型化信號(hào)處理系統(tǒng)的關(guān)鍵是在保證系統(tǒng)性能的前提下，精簡(jiǎn)不必要的功能，同時(shí)選擇功耗最優(yōu)的芯片來構(gòu)建最優(yōu)電路配置。

(1)A／D采樣器的選擇

A／D采樣器的選擇既要考慮A／D采樣器的性能，又要滿足系統(tǒng)所要求的動(dòng)態(tài)范圍和性能指標(biāo)。評(píng)估A／D采樣器的性能指標(biāo)主要有采樣位寬、無雜散動(dòng)態(tài)范圍(SFDR)、信噪比(SNR)、轉(zhuǎn)換速率、量化靈敏度等。一般采樣寬度越寬，動(dòng)態(tài)范圍越大。

凌特公司推出的14位125Msps雙通道高速模數(shù)轉(zhuǎn)換器LTC2285，其單通道功耗僅395 mW，采用9 mm×9 mm的QFN封裝，可以為高速小型化低功耗設(shè)計(jì)提供有力幫助。LTC2285與典型的14位采樣器AD6645相比，具有不可比擬的優(yōu)點(diǎn)。表1所列是這兩種器件的主要參數(shù)比較。

(2)數(shù)字上變頻器的選擇

AD9957內(nèi)部集成有大最的硬件資源，包括正交數(shù)字上變頻器、濾波器、時(shí)鐘倍頻器、D／A轉(zhuǎn)換器、增益控制器、參數(shù)寄存器、波形存儲(chǔ)RAM、SPI接口控制器等。通過對(duì)AD9957內(nèi)部信號(hào)參數(shù)寄存器的配置，可產(chǎn)生多種復(fù)雜波形。其正文輸入信號(hào)速率達(dá)250 MHz，模擬輸出信號(hào)頻率最高可達(dá)400 MHz，且相位噪聲小于125 dBc／Hz。

通過內(nèi)置的8個(gè)鍵控波形存儲(chǔ)寄存器，可以通過控制信號(hào)對(duì)所存儲(chǔ)波形進(jìn)行切換，以實(shí)現(xiàn)MSK、BPSK QPSK、8PSK、MFSK等多種高速率的調(diào)頻、調(diào)相信號(hào)。14 bit的D／A可實(shí)現(xiàn)84 dB輸出信號(hào)動(dòng)態(tài)范圍。

(3)FPGA的選擇

FPGA是數(shù)字信號(hào)處理器的核心器件，主要負(fù)責(zé)完成編碼、調(diào)制、濾波、同步、解調(diào)、解碼等處理過程。FPGA的選型首先要滿足信號(hào)處理器的需求，同時(shí)要兼顧系統(tǒng)功耗。

ARRIA II GX系列是ALTERA公司的中檔級(jí)FPGA，具有快速收發(fā)器、LVDS和存儲(chǔ)器，能以低成本和低功耗實(shí)現(xiàn)豐富的功能。EP2AGX125具有124100個(gè)LE、18×18乘法器576個(gè)、高速收發(fā)器12個(gè)，而且性能適中，適合處理碼速率在20 Mbps以下、中頻載頻低于200 MHz的中頻采樣系統(tǒng)；而STRATIX系列FPGA性能比較高，它含有更多的硬件資源，但功耗過大；功耗最低的CYCLONE系列FPGA的處理能力較弱，適合于碼速率5 Mbps以下、中頻載頻70 MHz以下的中頻采樣系統(tǒng)。

(4)DSP的選擇

DSP也是通信信號(hào)處理系統(tǒng)不可缺少的硬件資源，例如數(shù)據(jù)的打包／解包、統(tǒng)計(jì)、調(diào)度、信道參數(shù)的下發(fā)、低實(shí)現(xiàn)性的信號(hào)處理算法通過DSP編程實(shí)現(xiàn)起來比較容易。同樣的處理功能，若采用FPGA邏輯電路實(shí)現(xiàn)難度極大，同時(shí)消耗的硬件資源巨大，雖然可以通過并行運(yùn)算大幅提高算法速度，但由于電路復(fù)雜度過高，因而會(huì)帶來不必要的設(shè)計(jì)障礙和調(diào)試?yán)щy。尤其是對(duì)于大量浮點(diǎn)數(shù)據(jù)的處理，DSP相對(duì)FPGA具有較大的優(yōu)勢(shì)。

通常，DSP的選型關(guān)鍵是內(nèi)核處理能力和總線吞吐能力兩個(gè)技術(shù)指標(biāo)。如果需要系統(tǒng)進(jìn)行浮點(diǎn)數(shù)據(jù)處理，還應(yīng)考慮其浮點(diǎn)數(shù)據(jù)的處理能力。根據(jù)工程經(jīng)驗(yàn)，對(duì)于低功耗通信信號(hào)處理的應(yīng)用場(chǎng)合，DSP內(nèi)核應(yīng)選取低于300 MHz的定點(diǎn)或浮點(diǎn)處理器，外總線位寬在32 bit以下，外總線吞吐能力高于通信碼速率5～10倍以上即可，這樣可以在每個(gè)時(shí)隙的末尾快速讀取或下發(fā)收／發(fā)數(shù)據(jù)。一般DSP內(nèi)核的速率不必太高，因?yàn)榇罅康膶?shí)時(shí)信號(hào)處理已經(jīng)通過FPGA完成，DSP僅作為后端數(shù)據(jù)處理部件，因此，過高的內(nèi)核時(shí)鐘會(huì)帶來不必要的功耗開銷。

綜上所述，ADI公司的ADSP 21369是較為符合以上技術(shù)特點(diǎn)的低功耗、高性能浮點(diǎn)DSP，該器件的內(nèi)核時(shí)鐘最高可達(dá)333 MHz，32 bit外總線可工作在10 MHz以上速率，對(duì)于20 Mbps信道碼速率通信系統(tǒng)具有16倍的數(shù)據(jù)吞吐能力，而該芯片全速工作的功耗也不會(huì)超過1 W，是較為理想的通信信號(hào)處理器數(shù)據(jù)處理部件。

2 小型化低功耗設(shè)計(jì)

根據(jù)現(xiàn)有技術(shù)水平和信號(hào)處理器小型化、低功耗設(shè)計(jì)的技術(shù)要求，結(jié)合應(yīng)用場(chǎng)合的實(shí)際要求，并以處理基帶碼速率為20 Mbps，以BPSK信號(hào)為調(diào)制方式的通信系統(tǒng)為例，給出以最優(yōu)數(shù)字電路配置來構(gòu)建小型化、低功耗信號(hào)處理器設(shè)計(jì)方法。

本系統(tǒng)的A／D采樣器采用LTC2285。若以雙通道14 bit位寬、80 Mbps采樣速率來對(duì)輸入載波頻率為100 MHz、碼速率20 Mbps的BPSK信號(hào)進(jìn)行帶通采樣，可滿足20 dB以上動(dòng)態(tài)范圍的設(shè)計(jì)需要。此外，該芯片的休眠功能特別適合時(shí)分多址體制下的低功耗需求。當(dāng)系統(tǒng)處于發(fā)射時(shí)隙或休止時(shí)隙時(shí)，可以關(guān)閉A／D采樣器內(nèi)核，使其處于最小工作狀態(tài)，從而進(jìn)一步降低功耗。另外，LTC2285采用單電源供電，外圍電路設(shè)計(jì)簡(jiǎn)單，也對(duì)降低電路復(fù)雜度和規(guī)模幫助較大。

該數(shù)字中頻處理系統(tǒng)中的核心處理器件采用ALTERA公司的EP2AGX12515，其內(nèi)部資源可滿足對(duì)兩路A／D采樣器輸入的80 MHz數(shù)據(jù)流進(jìn)行相關(guān)信號(hào)處理，包括正交基帶下變頻、數(shù)字低通濾波、數(shù)字相關(guān)，正交相關(guān)峰合成、載波相位跟蹤、同步捕獲、定時(shí)點(diǎn)提取等數(shù)字信號(hào)處理。該FPGA內(nèi)部的大量乘加器資源還可實(shí)現(xiàn)高速率、高階數(shù)的FIR濾波器。

由于大量的分布式RAM是構(gòu)成數(shù)字延遲線的理想硬件資源，因此，通過RAM構(gòu)建數(shù)字信號(hào)延遲線不僅可以大量節(jié)約寶貴的LE資源，同時(shí)也可以使設(shè)計(jì)軟件的布線難度大大降低、信號(hào)的傳遞延遲減小，并使系統(tǒng)信號(hào)處理速率的裕度提高，有利于滿足系統(tǒng)對(duì)工作環(huán)境的適應(yīng)性要求。此外，同樣功耗下，大量采用RAM實(shí)現(xiàn)信號(hào)處理算法的效率最高。如擴(kuò)頻通信系統(tǒng)中重要的數(shù)字信號(hào)處理部件——數(shù)字相關(guān)器，其主要電路構(gòu)建就是數(shù)字延遲線。實(shí)現(xiàn)數(shù)字相關(guān)處理時(shí)，數(shù)字延遲線至少能夠存儲(chǔ)4倍擴(kuò)頻碼長度的數(shù)據(jù)。以20 Mbps BPSK信號(hào)的系統(tǒng)為例，若其同步信號(hào)段采用64 bit的擴(kuò)頻碼，要實(shí)現(xiàn)對(duì)每個(gè)輸入擴(kuò)頻字符進(jìn)行相關(guān)處理，就必須采用256級(jí)數(shù)據(jù)延遲線輸入對(duì)數(shù)據(jù)碼流進(jìn)行存儲(chǔ)。如果輸入碼流的位寬為16 bit，則僅實(shí)現(xiàn)一條延遲線就至少消耗4 000個(gè)LE資源，對(duì)于采用正交方式的信號(hào)處理算法，實(shí)際上需要對(duì)I、Q兩路數(shù)據(jù)流進(jìn)行

存儲(chǔ)，因而需要8 000 LE，這對(duì)于FPGA是一個(gè)不小的開銷，而采用RAM資源，則所占全部資源的比例極小。

ALTERA的ARRIA系列FPGA的另一個(gè)重要特點(diǎn)是其垂直可移植性非常好，同樣封裝的芯片具有較大范圍的不同容量可互換性，也就是說，在不改變?nèi)魏斡布娐钒宓那疤嵯?，小?guī)模芯片可直接替換大規(guī)模芯片。因此，采用該系列芯片在設(shè)計(jì)的初期可以選用規(guī)模較大的芯片，當(dāng)完成設(shè)計(jì)后，可以根據(jù)實(shí)際的硬件資源消耗情況重新選擇同系列中的小容量FPGA。這種高度靈活性不但保證了信號(hào)處理器算法由于資源消耗不確定性所帶來的選型困難，同時(shí)可為最大限度地降低功耗提供一條可行的路徑。

在該數(shù)字信號(hào)處理系統(tǒng)中，數(shù)字上變頻器也是數(shù)字信號(hào)處理的一個(gè)關(guān)鍵。如果采用單純的D／A來產(chǎn)生100 MHz中頻調(diào)制波形，至少要以4倍以上的信號(hào)輸出速率來產(chǎn)生相應(yīng)波形，這給FPGA的信號(hào)數(shù)據(jù)傳輸帶來了較大困難。若采用FPGA高速收／發(fā)器實(shí)現(xiàn)上變頻碼流的輸出，系統(tǒng)功耗又會(huì)大幅提高，不利于功耗的降低。而如果采用AD9957，則可以通過其正交方式或單音頻方式產(chǎn)生高質(zhì)量中頻調(diào)制波形，而其總功耗比

其他設(shè)計(jì)方案要低，同時(shí)可大大簡(jiǎn)化波形產(chǎn)生難度。

除了上述主要的數(shù)字處理器部件外，該數(shù)字信號(hào)處理系統(tǒng)還在保證性能的前提下，大量采用了多種低功耗的數(shù)字芯片，包括DSP、RS422／485接口等。同時(shí)，許多接口處理時(shí)序邏輯均嵌入FPGA內(nèi)實(shí)現(xiàn)，因而精簡(jiǎn)了電路，并使獨(dú)立芯片的某些不需要的功能得以裁減，從而使電路得到優(yōu)化，也從總體上降低了功耗和電路的規(guī)模。

基于上述小型化、低功耗設(shè)計(jì)方法途徑構(gòu)建的高性能、高集成度、低功耗數(shù)字中頻通信信號(hào)處理系統(tǒng)的原理框圖如圖2所示。經(jīng)實(shí)際測(cè)量，該系統(tǒng)存全速工作下的整板功耗為9 W，遠(yuǎn)遠(yuǎn)小于12．5 W的設(shè)計(jì)指標(biāo)。

3 結(jié)語

對(duì)于數(shù)字信號(hào)處理系統(tǒng)，最好的設(shè)計(jì)方案就是在實(shí)現(xiàn)基本功能和性能的前提下，將全部的功能部件集成在一個(gè)芯片內(nèi)，包括信號(hào)處理算法電路、接口電路、定點(diǎn)／或浮點(diǎn)DSP、微控制器，甚至是高性能的A／D和D／A在內(nèi)。這樣的數(shù)字處理系統(tǒng)稱為SoC、(片上系統(tǒng))，其主要特點(diǎn)是集成度高、功耗低、資源最優(yōu)、處理速度快、信號(hào)延遲小。具有上述優(yōu)點(diǎn)的SoC是實(shí)現(xiàn)小型化、超低功耗數(shù)字信號(hào)處理系統(tǒng)的重要技術(shù)于段，也是實(shí)現(xiàn)信號(hào)處理領(lǐng)域的前瞻性發(fā)展趨勢(shì)。

受半導(dǎo)體工藝水平的限制，目前尚無法將諸多數(shù)字處理功能集成在單一的芯片內(nèi)，尤其是高速A／D采樣器這種同時(shí)具有數(shù)字和模擬兩種電路特性的功能部件以非獨(dú)立部件植入可編程邏輯器件內(nèi)時(shí)，其技術(shù)難度仍然較大，因此，要實(shí)現(xiàn)真正意義上的片上系統(tǒng)，還有許多技術(shù)難關(guān)需要攻破。盡管如此，業(yè)界已經(jīng)在SoC的技術(shù)道路上向前突進(jìn)了一大步，ALERA公司推出的內(nèi)嵌ARM處理器和浮點(diǎn)協(xié)處理器的28 nm工藝FPGA即將推出，若通過該系列FPGA構(gòu)建通信信號(hào)處理系統(tǒng)，可以使原先必須的DSP+FPGA的基本電路構(gòu)架，簡(jiǎn)化成單一的FPGA電路構(gòu)架，從而較大程度上降低了功耗和電路面積，使信號(hào)處理器小型化向前邁進(jìn)一大步。