為了縮短測(cè)試周期,有些公司采用對(duì)器件施加更高的HCI應(yīng)力條件來(lái)加速器件的退化,但是這種方式并不看好,因?yàn)樵诟叩腍CI應(yīng)力條件下,器件的物理機(jī)制已發(fā)生了變化。在我們想要解決周期過(guò)長(zhǎng)的問(wèn)題前,我們先參考封裝級(jí)的熱載子效應(yīng)測(cè)試。在封裝級(jí)的熱載子效應(yīng)測(cè)試中,有一種測(cè)試板可以支持幾個(gè)器件同時(shí)進(jìn)行測(cè)試。如果我們仿照這種封裝級(jí)的熱載子效應(yīng)測(cè)試,把它應(yīng)用在晶圓級(jí),那晶圓級(jí)的熱載子效應(yīng)測(cè)試周期將會(huì)大大的縮短。

基于這樣的想法,我們提供了一種創(chuàng)新的、在原有的測(cè)試程序基礎(chǔ)上編制的一套更復(fù)雜的并行測(cè)試程序,從而有效地縮短了晶圓級(jí)的熱載子效應(yīng)測(cè)試周期。而且數(shù)據(jù)表明,新舊方法的測(cè)試結(jié)果具有很好的可比性和一致性。

 

實(shí)驗(yàn)
傳統(tǒng)的晶圓級(jí)熱載子效應(yīng)測(cè)試程序(PDQ-WLR,版本3.01[2])是由美國(guó)Sandia Technologies inc.公司提供的,在Agilent 4072自動(dòng)控制測(cè)試機(jī)臺(tái)上完成測(cè)試。它的測(cè)試流程是用HCI_4_MOS_Builder生成兩個(gè)設(shè)置文件,一個(gè)是參數(shù)施加命令文件,另一個(gè)是完成施加HCI應(yīng)力條件的時(shí)間讀點(diǎn)文件,并且按照?qǐng)D1所描述的測(cè)試流程來(lái)完成測(cè)試。由于商業(yè)要求,這套程序是被打包,不可改變的。

圖1a 熱載子效應(yīng)測(cè)試總流程
 

圖1b 熱載子效應(yīng)退化的應(yīng)力施加及電性參數(shù)測(cè)試流程

傳統(tǒng)的晶圓級(jí)熱載子效應(yīng)測(cè)試是一個(gè)器件一個(gè)器件的被施加HCI應(yīng)力條件。測(cè)試的總時(shí)間是根據(jù)測(cè)試器件的個(gè)數(shù),不同的HCI應(yīng)力條件個(gè)數(shù),以及不同HCI應(yīng)力條件下實(shí)際應(yīng)力施加的時(shí)間的總和來(lái)計(jì)算。例如,熱載子效應(yīng)測(cè)試有3種不同的HCI應(yīng)力條件,每種HCI應(yīng)力條件要有3個(gè)器件來(lái)做樣本,每次要施加HCI應(yīng)力條件10 000秒,再加上器件退化后所要測(cè)量的特性參數(shù)的時(shí)間,總的測(cè)試時(shí)間要花費(fèi)大約27小時(shí)——27=3*3*(1000+10000)/3600)。這個(gè)時(shí)間是一種類型器件完成一次的時(shí)間,例如NMOS晶圓級(jí)熱載子效應(yīng)的測(cè)試時(shí)間，如果是幾種不同類型的器件,相應(yīng)的時(shí)間將是成倍的增加。從圖1a(熱載子測(cè)試的總流程),和圖1b(熱載子效應(yīng)退化的應(yīng)力施加及電性參數(shù)測(cè)試流程),我們很清楚的可以算出超過(guò)90%的時(shí)間是用在施加HCI應(yīng)力條件使器件退化的時(shí)間上。所以我們開(kāi)發(fā)了一套程序來(lái)實(shí)現(xiàn)對(duì)一組同樣類型的器件進(jìn)行并行施加HCI應(yīng)力條件,以此取代傳統(tǒng)的串聯(lián)方式的一個(gè)器件一個(gè)器件施加HCI應(yīng)力條件及參數(shù)測(cè)試的流程。

人們也曾試著改變版圖的器件連接方式,例如將幾個(gè)器件需要施加HCI應(yīng)力條件的端口(柵極或漏極)連接在一起,這樣一來(lái),用傳統(tǒng)的由美國(guó)Sandia Technologies inc.公司提供的程序也可以同時(shí)施加HCI應(yīng)力條件在幾個(gè)器件上。但由于從同一個(gè)施加HCI應(yīng)力的端口到幾個(gè)器件的連線長(zhǎng)短不同造成的寄生電阻,使得一小部分HCI應(yīng)力壓降會(huì)損失在這些連線上,最終導(dǎo)致這幾個(gè)器件實(shí)際被施加的HCI應(yīng)力不一致,造成誤差。圖2a和圖2b顯示了在版圖上改變器件的連接方式。