隨著SoC設計向存儲器比例大于邏輯部分比例的方向發(fā)展，高質量的存儲器測試策略顯得尤為重要。存儲器內(nèi)置自測試(BIST)技術以合理的面積開銷來對單個嵌入式存儲器進行徹底的測試，可提高DPM、產(chǎn)品質量及良品率，因而正成為測試嵌入式存儲器的標準技術。

半導體行業(yè)向納米技術的轉移已經(jīng)引起人們對制造測試工藝的重新思考。由于早先的良品率要大大低于采用更大規(guī)模工藝技術所獲得 的良品率，并且新缺陷類型正在不斷出現(xiàn)，故半導體制造測試將在保證產(chǎn)品質量方面扮演著更加重要的角色。在傳統(tǒng)上，測試技術主要集中在設計的邏輯部分上，但 統(tǒng)計資料顯示：今天的設計已經(jīng)普遍含有50%的嵌入式存儲器，且這部分的比例預計在未來幾年中還會加大。很明顯，為實現(xiàn)全面的系統(tǒng)級芯片(SoC)測試， 必須制定一種高質量的存儲器測試策略。

存儲器緊湊的結構特征使其更容易受到各類缺陷的影響。存儲器陣列工作模式本質上主要是模擬的，來自存儲器件的弱信號被放大 到適當?shù)尿寗訌姸?，且存儲器單元的信號傳輸只涉及到很少的電荷。所有這些設計特點都使存儲器陣列更容易受到錯綜復雜的制造缺陷的影響。而緊密的存儲器陣列 封裝造成了這樣一種情況，即相鄰單元的狀態(tài)在存在缺陷的情況下可能會發(fā)生誤操作，因此某些缺陷可能只在特定的數(shù)據(jù)模式下才會暴露。此外，這些缺陷類型很多 是具有時間相關性的，因此只有在正常工作頻率下才會被發(fā)現(xiàn)。

存儲器內(nèi)置自測試(BIST)是SoC設計中用來測試嵌入式存儲器的標準技術，它以合理的面積開銷來對單個嵌入式存儲器進行徹底的測試。最常見的存儲器BIST類型包括可完成三項基本操作的有限狀態(tài)機(FSM)： 將測試模版(pattern)寫入存儲器、讀回這些模版并將其與預期的結果進行比較。為對嵌入式存儲器進行存取，存儲器BIST一般將測試多路復用器插入 到地址、數(shù)據(jù)及控制線路中。存儲器BIST完成的最普遍測試類型為“March”型算法，該算法可檢測出絕大多數(shù)常見的存儲器缺陷，包括粘著、尋址出錯及 耦合問題等。

目前一組“March”算法已被開發(fā)出，并在大多數(shù)情況下構成了一個高效嵌入式存儲器測試方法集的核心。但隨著SoC設計 向納米技術轉移，制造商們會關心不斷增加的、逃過這些測試的存儲器缺陷數(shù)量。基于這一原因，存儲器測試工程師們目前正在繼續(xù)開發(fā)新的“March”算法變 體。隨著存儲器尺寸的日趨縮小以及新型存儲器體系結構的開發(fā)，這種趨勢肯定還會繼續(xù)。毋庸置疑，存儲器BIST工具將提供足夠的靈活性來跟上這一發(fā)展趨勢。

全速(at-speed)測試的新挑戰(zhàn)

如今很多公司發(fā)現(xiàn)，所有嵌入式存儲器的全速測試均要求能保持在一種可接受的“每百萬片缺陷數(shù)”(DPM)水平上，也只有通過 全速測試，廠商們才能相信存儲器在終端應用的常規(guī)運行中會正確工作。當嵌入式存儲器工作在較高頻率上時，許多存儲器BIST結構的實現(xiàn)可能并不是全速運 行。幸運的是，當前在存儲器BIST技術上所取得的進步允許使用全速測試算法，即使在存儲器工作頻率接近1GHz時。

實現(xiàn)全速存儲器BIST操作的一個巨大進步是使用測試流水線，它能提供以下幾個關鍵優(yōu)勢：首先人們需要考慮由存儲器 BIST完成的三個主要步驟即，寫入測試模版、讀取該模版然后再將其與預期的結果進行比較。流水線使得這三個步驟可以并行進行。在寫入新的數(shù)據(jù)的同時，以 前讀取的結果被記錄，且在一個時鐘周期內(nèi)還可對以前讀取結果進行比較操作，這能將測試時間縮短三分之二，而且，對存儲器的高速操作也能發(fā)現(xiàn)那些在非流水線 處理中所無法察覺的缺陷。

流水線存儲器BIST架構也使其在測試極高速度存儲器時易于滿足時序要求，增加的注冊意味著可縮短電路測試中的關鍵路徑長度。這些時間上的節(jié)省，也意味著全速測試提供額外的質量保證可適用于更大批量的嵌入式存儲器測試。

全速測試的應用因嵌入式測試多路復用器的使用而變得更為容易實現(xiàn)，擁有直接設計進存儲器中的多路復用器，意味著所增加的 BIST結構將只對系統(tǒng)線路延時產(chǎn)生最小的影響；此外，嵌入式存儲器供應商還可對嵌入式測試多路復用器進行優(yōu)化以進一步減少延時影響。重要的是，存儲器 BIST應用工具以這些嵌入式多路復用器來辨識存儲器，從而無需手動修改網(wǎng)表即能對它們加以利用。

全速診斷

與確定哪些嵌入式存儲器存在缺陷同樣重要的是分析缺陷產(chǎn)生的原因，而將缺陷診斷電路包含進存儲器BIST中正在納米設計中變 得日益普遍。但許多存儲器測試診斷電路目前還不能進行正確的全速測試，在存儲器缺陷診斷中采用速度相對較慢的時鐘來將缺陷數(shù)據(jù)輸送給測試器就會暴露出這一 問題。如果存在多個缺陷，則BIST必須停止以等待缺陷數(shù)據(jù)輸送給測試器。但如果BIST在數(shù)據(jù)輸送完以后即簡單地重新開始，則全速測試模型將被破壞，而 缺陷也就有可能被漏掉。為解決這一問題，存儲器BIST必須能重啟測試，以返回到以前的地址上并跳過那些已經(jīng)報告的缺陷。這使得BIST能獲得一次新的運 行啟動，以確保診斷分析期間能將測試模版正確地應用到所有存儲器單元上，并使其達到全速。

可實現(xiàn)March算法定制變體的靈活存儲器BIST引擎加上增強的全速應用，為確保對具有數(shù)百個嵌入式存儲器的SoC設計進行高質量的測試提供了一個堅實的基礎。隨著芯片設計向存儲器多于邏輯單元的方向發(fā)展，存儲器BIST將成為提高DPM、產(chǎn)品質量及良品率的主要功臣。