在65nm制造工藝條件下，依靠電池供電的器件正在大量出現(xiàn)。這種先進(jìn)的工藝技術(shù)使得新器件較前代工藝的同類器件具有很多改進(jìn)。采用65nm工藝之后，設(shè)計人員可以在一塊單獨(dú)的裸片上集成遠(yuǎn)多于過去的晶體管，還可以在器件中集成多個IP內(nèi)核、大量的嵌入式存儲器、更多的復(fù)雜模擬電路，同時實(shí)現(xiàn)比90nm工藝下類似器件更高的性能、更低的功耗和更低的成本。

然而在65nm下，由于器件中晶體管漏電流造成的功耗卻遠(yuǎn)高于(呈指數(shù)關(guān)系)舊工藝結(jié)點(diǎn)下的器件。因此，臺積電(TSMC)之類的大型晶圓代工廠已經(jīng)將減小漏電流當(dāng)作65nm參考流程中的一個首要任務(wù)。泄漏并不是什么新現(xiàn)象，但65nm工藝器件的工作電壓比老工藝器件的工作電壓低，因此開啟單個晶體管所需的閾值電壓也比老工藝的器件低。閾值電壓較低就可能經(jīng)常無意中觸發(fā)非活動的狀態(tài)，從而導(dǎo)致源極到漏極流過很大的電流，或者說導(dǎo)致泄漏。用于解決這一問題的最新技術(shù)往往采用內(nèi)建高Vt標(biāo)頭(header)或標(biāo)尾(footer)的多閾值邏輯門，標(biāo)頭和標(biāo)尾用于在空閑狀態(tài)下關(guān)斷邏輯門。此外，也可以在設(shè)計邏輯中添加一些特定的電源關(guān)斷模式，而且設(shè)計師們也正在利用更多的門控時鐘來管理設(shè)計中每個時鐘區(qū)的功耗。以上各種方法綜合起來，正在幫助我們減小晶體管的泄漏。

要想充分利用這些新技術(shù)，設(shè)計人員必須在整個設(shè)計流程中都非常關(guān)注功耗問題。硬件工程師和嵌入式軟件工程師都必須盡早參與，以保證產(chǎn)品的設(shè)計成功和按時發(fā)布。同時，低功耗設(shè)計對設(shè)計驗(yàn)證，尤其是對所有電源管理特性的驗(yàn)證，也有很大影響。因?yàn)檫@需要在所有可能的工作條件下進(jìn)行大量驗(yàn)證工作，包括測試每種功率模式。對所有功率模式(上電和掉電)以及隨后的器件行為序列的測試必須在流片之前完成。此外，驗(yàn)證工程師還必須進(jìn)行測試以保證孤立的邏輯也能正常工作。這是利用帶隨機(jī)和定向案例的廣泛的測試套件實(shí)現(xiàn)的。

實(shí)現(xiàn)功耗相關(guān)特性的自動化驗(yàn)證是一次意義重大的努力，它要求設(shè)計人員在整個設(shè)計過程中都給予驗(yàn)證工作足夠的重視。例如，低功耗邏輯測試套件必須確保專用邏輯不但能降低動態(tài)功耗，還能保證掉電的電路在任何工作狀態(tài)下都不會向工作的電路傳播隨機(jī)數(shù)據(jù)。為確保這些問題不會發(fā)生，設(shè)計過程中每出現(xiàn)一次代碼修改，驗(yàn)證工程師都必須進(jìn)行大量仿真，并采用大量其他的格式驗(yàn)證資源。

低功耗可測試性設(shè)計面臨的挑戰(zhàn)

一個常被忽視，或者說設(shè)計人員最多在設(shè)計后期才會考慮的問題，是器件在制造測試過程中的功耗。在可測試性設(shè)計(DFT)中，尤其是低功耗器件的DFT中，需要考慮的問題很多。其中，盡早并且嚴(yán)格注意制造測試中的功耗，對于大量交付可靠的低功耗器件而言，十分關(guān)鍵。因?yàn)樵谥圃鞙y試過程中，器件的功耗如果大大超出器件的功率指標(biāo)，可能會導(dǎo)致閘極氧化層擊穿，嚴(yán)重時甚至?xí)p壞芯片。

低功耗DFT的最佳方案需要采用一種“設(shè)計時測試”(Design With Test, DWT)流程，以便最好地解決標(biāo)準(zhǔn)的設(shè)計和實(shí)現(xiàn)流程中的測試問題，從而保證將這些問題帶來的影響降至最小，并最終得到高質(zhì)量的低功耗器件。DWT方法是指在整個設(shè)計流程中都采用同樣的功耗感知測試策略，以便使每種工具都能注意到，盡量減小每一個低功耗測試步驟帶來的影響，從而解決65nm低功耗器件制造中較難解決的測試問題。DWT方法將對功耗的關(guān)注深植入設(shè)計、實(shí)現(xiàn)和測試工具中，因而采用該方法后，可以將器件的功耗限制與時序、面積、良率和測試等其他約束條件聯(lián)合起來，進(jìn)行全面優(yōu)化。

DWT助推低功耗DFT

采用DWT方法時，工具的集成深度以及不同工具之間是否具備流暢的互通性，決定了RTL驗(yàn)證、綜合、測試、等效檢驗(yàn)、區(qū)域規(guī)劃以及布局和布線工具之間的功耗約束情況。全面優(yōu)化的結(jié)果是使制造出的芯片可測性很高，并且器件不但在工作過程中，而且在制造流程的測試過程中都能夠滿足功耗預(yù)算。這種方法要求不論設(shè)計進(jìn)行到流程的哪個階段，都采用同一個文件定義功耗因素，從而保證整個流程中的所有工具對器件的功耗要求都有相同的理解。

要設(shè)計出高質(zhì)量的低功耗器件，必須在整個設(shè)計過程中都給予DFT足夠的重視。也就是說，DFT的范圍必須擴(kuò)展，其邏輯必須能在制造測試過程(包括晶元篩選、封裝測試和環(huán)境審查)中以不超出器件功耗指標(biāo)的方式控制和測試與功耗相關(guān)的電路。需要特別說明的是，在采用了DWT方法的低功耗設(shè)計中，可以輕易插入感知功耗的DFT結(jié)構(gòu)，從而允許在整個芯片的功耗預(yù)算內(nèi)對各個功耗區(qū)域進(jìn)行測試。

一個器件中的裸片上往往分布有不同的孤立電壓區(qū)。在制造測試中，這些電壓區(qū)必須由掃入電源控制信號的數(shù)據(jù)來控制其開/關(guān)，而在芯片定型后要測試這多個電壓區(qū)往往會導(dǎo)致功耗過大。低功耗測試中存在的挑戰(zhàn)絕不僅僅是控制測試中的功耗。要在低功耗環(huán)境下達(dá)到高質(zhì)量，那么各個分離單元、電平轉(zhuǎn)換器和狀態(tài)保持寄存器，只要需要測試，就必須能夠通過一個掃描鏈控制。這樣才可能測試如此復(fù)雜的結(jié)構(gòu)，以保證在低功耗方面隨機(jī)的、系統(tǒng)的甚至是微小的具體瑕疵都能被找到。

低功耗ATPG

在DWT流程的物理實(shí)現(xiàn)過程中，進(jìn)行測試插入時是考慮了功耗的。測試插入包括將掃描鏈真正連接到邊界掃描I/O、嵌入式存儲器內(nèi)建自測(BIST)控制器、片上壓縮邏輯、片上時鐘產(chǎn)生和IEEE1500封裝。例如，在連接了片上測試壓縮邏輯之后，會顯著地增大功耗負(fù)荷。因此，插入片上壓縮邏輯時必須進(jìn)行功耗折衷。必須在全面理解功耗要求的情況下對掃描鏈的長度進(jìn)行優(yōu)化，以保證在與片上壓縮邏輯有關(guān)的大量短掃描鏈間變化時產(chǎn)生的功耗不會對總功耗有負(fù)面影響。隨著測試模式下的功耗情況越來越引人關(guān)注，在創(chuàng)建功耗優(yōu)化的測試模式方面ATPG本身開始變得越來越重要。即通過限制開關(guān)行為，同時利用由設(shè)計師添加的功耗管理邏輯來達(dá)到限制功耗的目的。例如，感知功耗的ATPG就可以通過智能化填充掃描鏈中的“無需注意”位，將觸發(fā)器的轉(zhuǎn)換次數(shù)減至最少，從而達(dá)到極大減小功耗的目的。

最后一點(diǎn)，由于DWT的第一次測試肯定是在測試儀上運(yùn)行，因而還能降低制造成本。這是因?yàn)镈WT在測試和功耗驗(yàn)證間進(jìn)行了相當(dāng)緊密的集成。同時，在芯片流片之前進(jìn)行制造測試的自動化驗(yàn)證(利用仿真、等效檢驗(yàn)、約束產(chǎn)生和高級格式分析等技術(shù))也使ATE程序能夠一次成功。

本文小結(jié)

作為消費(fèi)者，我們每天使用的產(chǎn)品中都有低功耗器件。此類器件能夠持續(xù)興旺發(fā)展的關(guān)鍵就是品質(zhì)和可靠性，而不論品質(zhì)還是可靠性都高度依賴于器件的制造測試工藝，以及能否通過制造測試剔除壞的器件，同時不因掃描測試時過大的功耗而降低器件的可靠性。保證低功耗環(huán)境下成功實(shí)現(xiàn)制造測試的最佳方法就是在設(shè)計早期就將利用能感知功耗的DFT和ATPG工具進(jìn)行測試時的功耗考慮在內(nèi)。而要使這些工具最大程度地發(fā)揮功效，測試就必須成為設(shè)計過程的一部分。于是，為保證低功耗產(chǎn)品的發(fā)展能夠更進(jìn)一步，“設(shè)計時測試”(DWT)這種對工具進(jìn)行了深度集成并充分考慮測試過程中功耗的新方法就必將起到十分重要的作用。