數(shù)字信號(hào)測(cè)試作為VLSI芯片測(cè)試的基礎(chǔ)，已經(jīng)是一項(xiàng)應(yīng)用十分廣泛的技術(shù)。各個(gè)EDA供應(yīng)商、ATE供應(yīng)商都有著十分成熟的解決方案，包括功能測(cè)試仿真向量的產(chǎn)生，轉(zhuǎn)換和實(shí)際測(cè)試操作，以及芯片的AC/DC參數(shù)測(cè)試。作為高速信號(hào)測(cè)試的基礎(chǔ)和芯片測(cè)試的基石，我們將在本文中介紹通用的數(shù)字信號(hào)測(cè)試技術(shù)、難點(diǎn)和各種解決方案，為下一次文章介紹的高速信號(hào)測(cè)試拋磚引玉。

數(shù)字信號(hào)測(cè)試中最基本的是功能測(cè)試，也就是模擬芯片在實(shí)際工作中的狀態(tài)，輸入一系列的信號(hào)，在輸出端檢測(cè)輸出信號(hào)是否和預(yù)測(cè)的正常輸出相符。以最簡(jiǎn)單的存儲(chǔ)器單元為例，輸入時(shí)鐘、寫(xiě)信號(hào)、地址、數(shù)據(jù)，然后再輸入讀信號(hào)、地址，最后在輸出端觀察輸出的數(shù)據(jù)是否正確。

要將功能測(cè)試實(shí)際應(yīng)用在ATE上，需要首先有正確的功能仿真測(cè)試向量(包括輸入向量和希望的輸出向量)，然后轉(zhuǎn)換為ATE的測(cè)試程序。運(yùn)行程序時(shí)，測(cè)試通道向芯片發(fā)出驅(qū)動(dòng)波形，比較實(shí)際輸出向量和希望的輸出向量，得出Pass/Fail的結(jié)果。

隨著VLSI的規(guī)模越來(lái)越大，內(nèi)部的功能越來(lái)越復(fù)雜，功能測(cè)試也越來(lái)越復(fù)雜，其帶來(lái)的結(jié)果是測(cè)試向量深度的增加。一顆芯片的測(cè)試程序通常會(huì)有許多個(gè)功能測(cè)試向量，以模擬不同的工作狀態(tài)，測(cè)試不同的功能模塊。這些向量都會(huì)被加載在測(cè)試向量?jī)?nèi)存中，以順序或并發(fā)方式被執(zhí)行。在實(shí)際生產(chǎn)過(guò)程中，由于內(nèi)存大小限制，加載一段向量，測(cè)試一段向量，再加載一段向量的做法會(huì)使測(cè)試成本大為增加，所以大小合適并且可以很容易升級(jí)的是衡量ATE系統(tǒng)的一個(gè)重要指標(biāo)。隨著DFT掃描測(cè)試的應(yīng)用，許多芯片測(cè)試要求的向量深度已經(jīng)超過(guò) 20M,有些甚至達(dá)到100M。

功能測(cè)試日趨復(fù)雜帶來(lái)的另一個(gè)問(wèn)題就是調(diào)試的困難。最直接簡(jiǎn)便的調(diào)試方法莫如將實(shí)際得到的波形與預(yù)期波形進(jìn)行比較，以確定問(wèn)題的狀況，找出原由。下圖所示的就是在SmarTest軟件中的Tim ing Diagram工具。在這個(gè)頁(yè)面中我們可以看到上部的5個(gè)輸入波形(包括一個(gè)pin group輸入的數(shù)據(jù))和7個(gè)輸出管腳的波形。這里的每個(gè)波形都是測(cè)試通道實(shí)際在我們選擇的10個(gè)cycle中得到的波形，包括每個(gè)比較沿和每個(gè)脈沖的上升、下降沿的形狀，并且可以對(duì)時(shí)刻、輸出電壓進(jìn)行測(cè)量。通過(guò)這樣的波形與預(yù)期波形，甚至EDA工具的仿真波形比較，就可以得出是邏輯錯(cuò)誤、電氣特性問(wèn)題或其他原因?qū)е碌墓δ軠y(cè)試失敗。

隨著SOC設(shè)計(jì)的日益推廣，越來(lái)越多不同速度的IP被集成到同一顆芯片中。從高速的PCI Express, USB2.0到基本的SDRAM, PCI，測(cè)試一顆包含從33Mbps到2.5Gbps如此大速度范圍的芯片對(duì) ATE提出了從功能到成本的一系列要求，也帶來(lái)了從硬件到軟件的一系列挑戰(zhàn)。在硬件上要求每一個(gè)通道都能測(cè)試如此大的速度范圍必然帶來(lái)昂貴的測(cè)試成本，所以比較好的解決方法就是根據(jù)芯片的要求靈活的配置機(jī)臺(tái)，高速、低速測(cè)試通道可以存在于同一平臺(tái)上，做到channel mixing。在軟件上，不同IP的時(shí)鐘頻率不同，為了方便調(diào)試、節(jié)省測(cè)試向量?jī)?nèi)存，可以采用multi-port的技術(shù)，針對(duì)不同的port采用不同的時(shí)鐘頻率進(jìn)行轉(zhuǎn)換、測(cè)試，同時(shí)也可以與其他ports一同進(jìn)行并行測(cè)試(concurrent test)。

數(shù)字信號(hào)芯片的DC參數(shù)測(cè)試主要是測(cè)量芯片管腳的電氣特性。常用的測(cè)試項(xiàng)目包括:連接性、輸入漏電、高阻抗漏電、輸出電流電壓等。以常用的輸出電壓為例，它主要測(cè)試管腳的帶負(fù)載能力。在輸出為低時(shí)，灌入電流，測(cè)量輸出電壓。隨著灌入電流的提高，輸出電壓也會(huì)提高。是否能在一定的負(fù)載(灌入電流)下，輸出電壓保持在一定的范圍內(nèi)，可以衡量這個(gè)管腳的電氣特性是否合格。

如果要同時(shí)測(cè)量多個(gè)輸出管腳的電氣特性，需要兩個(gè)條件：(1)合適的功能測(cè)試向量將這些輸出管腳同時(shí)設(shè)置到一定的輸出狀態(tài);(2)每個(gè)輸出管腳對(duì)應(yīng)的測(cè)試通道都有獨(dú)立的驅(qū)動(dòng)、測(cè)試能力或者PMU(parametric measurement unit)。

數(shù)字信號(hào)芯片的測(cè)試除了上述的功能測(cè)試、 DC參數(shù)測(cè)試外還有AC參數(shù)、功耗測(cè)試等種種項(xiàng)目，這些內(nèi)容將在之后的文章中介紹。幾乎所有 VLSI芯片的測(cè)試都離不開(kāi)數(shù)字信號(hào)測(cè)試，所以盡管數(shù)字信號(hào)測(cè)試已經(jīng)十分成熟，但仍是學(xué)習(xí)芯片測(cè)試的基礎(chǔ)。