摘要 介紹了DDS的基本工作原理，闡述了DDS技術(shù)局限性，最終實(shí)現(xiàn)了一種基于FPGA+DDS可縭編程低相位噪聲的頻率源，輸出信號(hào)范圍170～228 MHz。測(cè)試結(jié)果表明，該頻率源具有高頻率分辨率和低相位噪聲等特點(diǎn)，能夠滿(mǎn)足通信系統(tǒng)對(duì)頻率源的設(shè)計(jì)要求。
關(guān)鍵詞 DDS；頻率源；AD9912；FPGA

    頻率源是現(xiàn)代射頻通信系統(tǒng)的核心，對(duì)系統(tǒng)的運(yùn)行起著決定性作用。射頻電路頻率源的好壞關(guān)系著整個(gè)系統(tǒng)的穩(wěn)定性。目前頻率合成技術(shù)正朝著雜散和相位噪聲更低的方向發(fā)展，同時(shí)還要求有更寬的頻帶和更高的頻率分辨率。直接數(shù)字頻率合成(DDS)正是在該需求背景下發(fā)展的，其具有微小的頻率調(diào)諧和相位分辨能力。融合了模擬和數(shù)字技術(shù)的DDS是產(chǎn)生高質(zhì)量高頻譜純度寬頻帶頻率的理想方法。
    文中基于ADI公司的AD9912芯片提出一個(gè)直接頻率合成方案，輸出頻率范圍為170～228 MHz，頻率步進(jìn)12．5 kHz，相位噪聲優(yōu)于98 dBc ／Hz@1kHz。

1 DDS基本工作原理
    直接頻率合成器DDS是一種高分辨率的數(shù)字分頻器。通過(guò)頻率調(diào)節(jié)字來(lái)分頻系統(tǒng)時(shí)鐘，以輸出所需的頻率。DDS有兩個(gè)特點(diǎn)：(1)工作在數(shù)字域，其輸出頻率相位和幅度可在數(shù)字處理器的控制下，精確、快速地變換。(2)頻率分辨率主要取決于頻率調(diào)節(jié)字的位數(shù)，因此可達(dá)到較高的頻率分辨率。DDS基本原理框圖如圖1所示，其主要包括：相位累加器、相位-幅度變換器、數(shù)／模變換器和低通濾波器。

1．1 相位累加器
    對(duì)于正弦波而言，幅度不是線性變化的，而相位卻是線性變化的，這便是DDS能夠合成正弦波的基礎(chǔ)。DDS依據(jù)頻率調(diào)節(jié)字的位數(shù)M，將0°～360°的相位變化平均分成2M等份。假設(shè)系統(tǒng)參考時(shí)鐘為fc；輸出頻率為fout在每個(gè)時(shí)鐘周期轉(zhuǎn)過(guò)一個(gè)角度360°／2M，則可產(chǎn)生一個(gè)頻率為f／2N的正弦波的相位增量。因此，只需選擇恰當(dāng)?shù)念l率調(diào)節(jié)字K，使得fout／fc=K／2M，即可得到輸出頻率。
    fout=(K×fc)／2M      (1)
    可以得到DDS的最小頻率分辨率為
    △f=fc／2M            (2)
1．2 相位幅度轉(zhuǎn)化器
    根據(jù)相位累加器的輸出，得到所需合成fout頻率所對(duì)應(yīng)的相位信息，是將累加器輸出的數(shù)字相位信息變換成正弦波相應(yīng)的幅度值。將正弦波相位到幅度的轉(zhuǎn)換可通過(guò)查表操作完成，然后正弦波幅度數(shù)值以二進(jìn)制的形式被送入DAC進(jìn)行數(shù)模轉(zhuǎn)換。
1．3 DAG數(shù)模變換器
    從相位幅度轉(zhuǎn)換器得到的二進(jìn)制數(shù)字信號(hào)被送入數(shù)模轉(zhuǎn)換器中，變換成模擬信號(hào)輸出。此處DAC變換器的位數(shù)對(duì)輸出頻率的分辨率并無(wú)影響，但DAC變換器的位數(shù)應(yīng)將不低于二進(jìn)制數(shù)字信號(hào)的位數(shù)，這樣輸出頻率的分辨率主要由頻率調(diào)節(jié)字的位數(shù)決定。

2 DDS的局限性
2．1 輸出頻帶范圍有限
    由于DDS內(nèi)部DAC和波形存儲(chǔ)器(ROM)的工作速度限制，使得DDS輸出的最高頻有限。目前市場(chǎng)上采用CMOS、TTL和ECL工藝制作的DDS芯片，工作頻率通常在幾十～400 MHz。設(shè)計(jì)采用的AD 9912芯片，其支持的最高時(shí)鐘高達(dá)1 GHz，根據(jù)奈奎斯特采樣定理，每周期的采樣點(diǎn)≥2，則其輸出的最高頻率≤500 MHz。實(shí)際上，為保證輸出波形的質(zhì)量，實(shí)際采樣點(diǎn)>2，因此AD9912能夠輸出的最高頻率<400 MHz。
2．2 輸出雜散大
    由于DDS采用全數(shù)字結(jié)構(gòu)，從而不可避免地引入了雜散輸出。DDS雜散輸出的來(lái)源有3個(gè)：相位累加器相位舍位誤差造成的雜散；幅度量化誤差造成的雜散和DAC非理想特性造成的雜散。

3 系統(tǒng)設(shè)計(jì)
3．1 硬件設(shè)計(jì)
    設(shè)計(jì)采用ADI公司的高端產(chǎn)品AD9912作為系統(tǒng)的頻率源。AD9912是ADI公司DDS系列產(chǎn)品中最新推出的采樣速度達(dá)到1 GSample／s的DDS器件，其內(nèi)部包括DDS核以及14位DAC，且具有PLL時(shí)鐘倍頻電路，串行輸入寄存器，時(shí)序控制單元等。芯片內(nèi)部的DDS核可由內(nèi)部的鎖相環(huán)提供達(dá)1 GHz的采樣時(shí)鐘也可以由外部時(shí)鐘提供，其頻率控制參數(shù)、相位控制參數(shù)和幅度控制參數(shù)由DDS核外各模塊寄存器來(lái)提供。AD9912具有多種工作模式，通過(guò)SPI時(shí)序?qū)拇嫫鞑僮鱽?lái)選擇所需要的模式?？刂谱挚梢允枪潭ㄖ?，也可是線性和非線性變化值，連續(xù)傳送給核內(nèi)相關(guān)寄存器。
    AD9912的DDS核由48位相位累加器和相位-幅度轉(zhuǎn)換器組成，可提供高速的頻率轉(zhuǎn)化速度與極高的頻率分辨率，當(dāng)相位累加器開(kāi)始計(jì)數(shù)并且頻率控制字>0時(shí)，相位-幅度轉(zhuǎn)換器將相位累加器的輸出數(shù)據(jù)作為波形存儲(chǔ)器的取樣地址將相位信息通過(guò)查表操作轉(zhuǎn)換為幅度信息，進(jìn)而得到數(shù)字正弦波。輸出信號(hào)的頻率與頻率控制字FTW之間的關(guān)系滿(mǎn)足式(3)。
   
    由此可知，AD9912能夠滿(mǎn)足頻率步進(jìn)12．5 kHs的要求。
3．2 低通濾波器設(shè)計(jì)
    由于DDS芯片的輸出頻譜中具有大量的諧波分量和雜散輸出。為得到高質(zhì)量射頻信號(hào)，即需要在DDS輸出端加一個(gè)濾渡器來(lái)實(shí)現(xiàn)濾除雜波、平滑信號(hào)的功能，而低通濾波器能較好地實(shí)現(xiàn)此功能。因此為得到高質(zhì)量的DDS輸出頻譜，選擇和設(shè)計(jì)低通濾波器是關(guān)鍵。
    橢圓低通濾波器也叫考爾濾波器，因?yàn)槠湓陔x通帶較近的地方增加了衰減極點(diǎn)，使橢圓濾波器相比切比雪夫?yàn)V波器和巴特沃斯濾波器具有更陡峭的過(guò)渡帶，同時(shí)在相同衰減特性要求下，橢圓濾波器的階數(shù)較低，所以在DDS中采用此濾波器。
    使用MWO設(shè)計(jì)阻帶為240 MHz的橢圓低通濾波器如圖2所示，仿真結(jié)果如圖3所示。

    從仿真結(jié)果可看出，采用橢圓低通濾波器具有通帶內(nèi)插入損耗小、過(guò)渡帶陡峭以及帶外抑制接近30 dB的特性，能夠較好地抑制各種帶外雜散。
3．3 編程控制
    設(shè)計(jì)采用FPGA作為AD9912頻率輸出的控制器。AD9912正常工作DDS上電啟動(dòng)后，F(xiàn)PGA通過(guò)SDO CSB SCLK按照SPI時(shí)序向AD9912寫(xiě)入頻率調(diào)節(jié)字(FTW)。在寫(xiě)完頻率調(diào)節(jié)字后，將I／O_Update置位，則AD9912將映射寄存器內(nèi)的頻率調(diào)節(jié)字更新到寄存器，在輸出口測(cè)得的頻率隨即改變。頻率更新時(shí)間取決于SPI時(shí)序?qū)τ诩拇嫫鞯膶?xiě)入速度，而DDS核的轉(zhuǎn)換時(shí)間幾乎可忽略不計(jì)。因此AD9912可作為高速跳頻的頻率源。

4 測(cè)試結(jié)果
    設(shè)計(jì)中采用的參考時(shí)鐘頻率fc=1 000 MHz要求輸出頻率fout=170 MHz，則其頻率調(diào)節(jié)字
   
    通過(guò)式(5)可計(jì)算得到任何的頻率調(diào)節(jié)字，將其轉(zhuǎn)換為16進(jìn)制的數(shù)據(jù)格式后，通過(guò)FPGA嚴(yán)格按照SPI時(shí)序要求寫(xiě)入AD9912的寄存器。輸出結(jié)果如圖4所示，從圖中可看出，AD9912的輸出頻率的相位噪聲達(dá)到了99．56 dBc／Hz@1kHz，且輸出頻率準(zhǔn)確度高雜散小，通過(guò)快速的配置寄存器就可完成快速的頻率捷變，可作為跳頻頻率源，并能夠滿(mǎn)足設(shè)計(jì)要求。

5 結(jié)束語(yǔ)
    根據(jù)射頻短波通信系統(tǒng)中的頻率源需求，介紹了整個(gè)頻率源的實(shí)現(xiàn)方法，完成了使用FPGA+DDS實(shí)現(xiàn)射頻短波頻率源。采用ADI公司高端芯片AD9912，時(shí)鐘輸入使用AD9912內(nèi)部通過(guò)鎖相環(huán)(PLL)產(chǎn)生的低雜散高性能時(shí)鐘信號(hào)，且增加外部橢圓低通濾波網(wǎng)絡(luò)，從而有效提高了輸出信號(hào)的質(zhì)量。通過(guò)對(duì)輸出信號(hào)的測(cè)試，證明了該方案輸出在170～228 MHz的頻帶范圍內(nèi)具有相位噪聲小、頻率值精準(zhǔn)及頻率分辨率高等優(yōu)點(diǎn)，可滿(mǎn)足短波射頻通信對(duì)頻率源的要求。總之，該頻率源設(shè)計(jì)具有外圍電路簡(jiǎn)單、操作控制簡(jiǎn)便、可實(shí)現(xiàn)快速跳頻輸出以及信號(hào)頻譜質(zhì)量高等特點(diǎn)，適宜作為短波通信的頻率源。