概述和方法
在航空航天和防務(wù)產(chǎn)業(yè)中，同步多個ADC是基本要求。AD9625是12位2.5 GSPS ADC，旨在方便同步多個轉(zhuǎn)換器，這正是它的標準特性之一。同步定義為按等于或小于單時鐘周期的精度匹配各轉(zhuǎn)換器的能力，而該精度僅取決于ADC的孔徑抖動、時鐘抖動及時鐘分配精度。AD9625采用符合標準JESD204B接口技術(shù)要求的高速串行數(shù)據(jù)通道。基于JESD204B的轉(zhuǎn)換器在市場中仍相對較新，許多用戶第一次采用這種技術(shù)，關(guān)注點放在同步多個器件的能力上。本文可解決一些或者全部這些問題，因為曾使用相對簡單的基準測試設(shè)置來成功同步兩個轉(zhuǎn)換器，并顯示出可擴展性。

同步多個AD9625有兩種獨特方案。一種方法是使用確定性延遲，其中將必須針對各個單獨數(shù)據(jù)路徑對延遲加以調(diào)整以便校正時序不匹配。因此本文將不會介紹這種方法。本文重點說明第二種方案，它使用通常稱為時間戳的方法。記住，這兩種方法都是AD9625設(shè)計部分的JESD204B子類1的特性。在本文中，時間戳方法將是重點，因為無需測量每個轉(zhuǎn)換器到每個FPGA的時間延遲。對于較大的系統(tǒng)，可能采用數(shù)百個轉(zhuǎn)換器，就像在地面雷達系統(tǒng)應(yīng)用中可能使用數(shù)百個轉(zhuǎn)換器，所以這點尤其重要。

有一個主要應(yīng)用將從同步中獲益，即雷達應(yīng)用。在這種情況下，不需要絕對時間測量。設(shè)計人員僅需要關(guān)注從一個接收元件到下一個的相對時間即可。最后，使用時間戳時數(shù)據(jù)處理沒有那么密集，因為FPGA或處理器僅在各數(shù)據(jù)集中尋找一個時間標記。使用這個時間標記，設(shè)計人員得以將數(shù)據(jù)對齊并可針對各轉(zhuǎn)換器路徑從已定義的同步點運行算法。無需擔心從各轉(zhuǎn)換器橫跨無數(shù)個轉(zhuǎn)換器/FPGA對到其各自FPGA的走線長度的距離。這種路由可能橫跨多個電路板，使得它在應(yīng)用設(shè)計中更加有幫助。本文就同步高速GSPS轉(zhuǎn)換器時遵循的基本設(shè)計規(guī)則、需要采取的測試步驟、以及預(yù)期的最后結(jié)果給出了指導(dǎo)。

關(guān)于JESD204B的注意事項
AD9625是12位2.5 GSPS高速ADC，具有遵循JESD204B標準的串行輸出。在JESD204B標準內(nèi)，有多個基于不同目的而優(yōu)化的子類。若要了解關(guān)于JESD204B的更多細節(jié)，請參閱子類完整列表。

AD9625使用子類1，它對于如何執(zhí)行這種同步方法非常關(guān)鍵。子類1使用SYSREF信號來對齊串行輸出數(shù)據(jù)。將SYSREF信號輸入轉(zhuǎn)換器的輸出數(shù)據(jù)中。這個配置使得SYSREF可與轉(zhuǎn)換時鐘同步，并確保分配的各SYSREF信號同時到達各轉(zhuǎn)換器。這會產(chǎn)生將置于JESD204B串行輸出數(shù)據(jù)中的標記或時間戳，其顯示應(yīng)開始同步數(shù)據(jù)分析的確切點。

AD9625提供兩種使用這個標記的方案。設(shè)計人員可以使用屬于整個16位JESD字一部分的單獨控制位或者用SYSREF時間戳代替轉(zhuǎn)換器的LSB。應(yīng)注意到，本文所述測試使用LSB方案。還必須注意，這些控制位的實施方案以及使用這些控制位來同步多個轉(zhuǎn)換器的方式并不屬于JESD規(guī)范。JESD字中各控制位的名稱由各轉(zhuǎn)換器設(shè)計自行確定，各轉(zhuǎn)換器有所相同。

測試設(shè)置
圖1中的設(shè)置顯示如何同步兩個轉(zhuǎn)換器。理論上，可同步的轉(zhuǎn)換器數(shù)目不受限制。首先正確設(shè)計AD9625電路板，如圖2和圖3所示，測試設(shè)置需要以下設(shè)備：
? 兩臺運行Windows?操作系統(tǒng)的標準臺式機/筆記本電腦
? 兩個Xilinx? VC707開發(fā)套件
? 兩個AD9625FMC電路板，AD-FMCADC2-EBZ
? Tektronix HFS 9009脈沖發(fā)生器和激勵系統(tǒng)
? 兩個采用B22低相位噪聲方案的Rohde & Schwarz? SMA100A信號產(chǎn)生器
? T用于時鐘和SYSREF連接的兩個24 GHz匹配RF電纜

圖2.具有同步連接的AD9625FMC電路板(AD-FMCADC2-EBZ)

圖4. 顯示借助SYSREF而觸發(fā)的數(shù)據(jù)捕獲的Xilinx ChipScope屏幕截圖

各紅線表示LSB SYSREF標記，而藍色波形顯示實際捕獲的數(shù)據(jù)。如上所示成功捕獲數(shù)據(jù)后，將會導(dǎo)出數(shù)據(jù)采用MATLAB ?進行處理。

同步結(jié)果
采用MATLA分析導(dǎo)出的原始數(shù)據(jù)之后，來自各ADC的時域重構(gòu)數(shù)據(jù)彼此疊加，可繪制出曲線(圖5)。

圖6. 圖5上升沿的放大圖

表1列出了采樣相位變化的子集，它與圖1中采用710 MHz模擬輸入的測試配置設(shè)置有關(guān)。

表1：采樣相位變化的子集

表1的測試結(jié)果顯示以710 MHz運行的模擬輸入及三個獨立捕獲產(chǎn)生準確度差不多的結(jié)果。同樣，各結(jié)果同步后在±0.5個采樣范圍內(nèi)。應(yīng)注意，在測試設(shè)置中相位鎖定兩個源信號非常重要，目的是提供同步采樣時鐘和SYSREF輸入。若這兩個邊沿在時間上相對于彼此自由移動，未進行相位鎖定，那么據(jù)統(tǒng)計，預(yù)測最終會經(jīng)常違背設(shè)置和保持時間。

借助市場上即將出現(xiàn)的新型JESD204時鐘分配IC，像HMC7044、AD9525和AD9528，這將自動實現(xiàn)各時鐘和SYSREF輸入的相位鎖定。

結(jié)論
使用這種測試設(shè)置方法證明，可以用JESD204B高速串行數(shù)字接口并利用SYSREF和時間戳方法來同步兩個AD962512位2.5 GSPS ADC使得同步結(jié)果好于一個采樣精度。雖然這種方法使用很多笨重的臺式測試設(shè)備，但很快就可以使用ADI公司新發(fā)布的時鐘器件來實施相同的同步設(shè)置，從而實現(xiàn)更簡單的解決方案。

除了提供兩個轉(zhuǎn)換器同步方法，本文還提出可將此概念擴展為整合多個轉(zhuǎn)換器，諸如雷達、電子戰(zhàn)以及軍事通信應(yīng)用之類的應(yīng)用也將大大獲益于這種GSPS速度優(yōu)勢。