3.2測量和參考通道設(shè)計(jì)

時域反射測量采用示波器顯示原理，因此脈沖信號必須經(jīng)過模擬通道做相應(yīng)的信號調(diào)理，如衰減、跟隨、放大、偏移、差分變換等，經(jīng)過調(diào)理后的信號被送到模數(shù)變換器(ADC)。

模擬通道部分電路的作用，主要起到對脈沖信號做垂直方向上的處理，因?yàn)闊o論是衰減、放大還是垂直移位，信號的變化都表現(xiàn)在垂直方向上。如圖4-15顯示了脈沖信號在模擬通道上經(jīng)過的相應(yīng)處理。在時域反射測量中，信號的觸發(fā)是采用在FPGA內(nèi)部觸發(fā)而成，因此模擬通道觸發(fā)部分電路對于時域反射測量意義不大，只是在示波器模式下會采用。

3.2.1衰減和阻抗變換電路

從通道輸入進(jìn)來的脈沖信號最大幅度有可能達(dá)到+8V，這與發(fā)射脈沖的最大幅度有關(guān)。如果信號進(jìn)入模擬通道以后，不做相關(guān)的衰減處理，由于脈沖幅度已近超過了采集系統(tǒng)所要求的1Vp-p，因此顯示出來的信號已經(jīng)超出屏幕顯示范圍，不能滿足觀察測量的需要，所以在脈沖信號被采集之前，必須經(jīng)過衰減網(wǎng)絡(luò)，以便將測試脈沖信號調(diào)整到合適的測量范圍。一般情況下無源衰減網(wǎng)絡(luò)電路結(jié)構(gòu)如圖4-16所示。

電阻衰減網(wǎng)絡(luò)，主要是利用電阻分壓特性來達(dá)到信號衰減的目的。如圖中的Rl和R2作為分壓電阻，Cl、C2、C3作為補(bǔ)償電容，以提高衰減網(wǎng)絡(luò)的高頻特性。因?yàn)闇y量所用到的脈沖信號所包含的高頻成分較多，為使高頻信號不受衰減網(wǎng)絡(luò)的影響，所以添加補(bǔ)償電容十分必要?？紤]到分布電容和引線電容的作用，C2是一個可調(diào)的電容器，這樣通過調(diào)節(jié)C2的大小，使衰減網(wǎng)絡(luò)達(dá)到最佳高頻補(bǔ)償狀態(tài)。

從衰減網(wǎng)絡(luò)送出的信號，信號驅(qū)動能力很弱，因?yàn)樗p網(wǎng)絡(luò)一般都采用了兆歐級的電阻，因此必須通過阻抗變換的方式提高脈沖電流。為了不影響脈沖信號的傳輸，阻抗變換電路必須擁有以下優(yōu)點(diǎn)：輸入電阻大，輸出電阻小，輸入偏置電流小，高頻特性好等特點(diǎn)。在一般電路結(jié)構(gòu)中，常采用共集電極電路(射隨器)

來起阻抗變換的作用，因?yàn)樵撾娐方Y(jié)構(gòu)剛好具備了以上優(yōu)點(diǎn)。本設(shè)計(jì)并沒有采用晶體三極管和其它分立元件來設(shè)計(jì)阻抗衰減網(wǎng)絡(luò)，因?yàn)椴捎梅至⒃O(shè)計(jì)的阻抗變換電路，有很多不合適的地方，比如占用較多設(shè)計(jì)空間，整體性能不夠高，比如輸入偏置電壓、偏置電流，引入噪聲等。如圖4-17所示。

為解決以上可能的問題，本設(shè)計(jì)的阻抗變換點(diǎn)了采用使用的是一款小封裝、低電壓供電、高速、軌至軌輸出、電壓反饋CMOS運(yùn)算放大器OPA355.該運(yùn)放-3dB帶寬達(dá)到200M，輸入偏置電流為3pA，輸入阻抗為1013Ω/1.5pF，輸出阻抗為0.02.(當(dāng)輸入信號頻率小于100KHz)。從該運(yùn)放送出的信號具有較大的輸出電流，同時該運(yùn)放還具備使能控制端，通過對使能端的控制，可以對運(yùn)放進(jìn)行開關(guān)控制，在關(guān)斷情況下，消耗的電流只有幾微安，且此時輸出阻抗呈現(xiàn)高阻特性，該功能在通道做校準(zhǔn)和接地時非常有用。只要將輸出端與反向輸入端相連接，則該運(yùn)放即完成了阻抗變換的目的，輸入輸出脈沖信號幅度保持不變，電流變大。從圖4-17可以看到，該芯片具有輸入和ESD保護(hù)功能，防止過大電壓將芯片燒毀。在實(shí)際電路設(shè)計(jì)中必須在電源引腳上加入旁路電容，采用0.lpF陶瓷電容和luF擔(dān)電容并聯(lián)的結(jié)構(gòu)，且在布線時要盡量靠近電源引腳，以消除噪聲對脈沖信號的影響。

3.2.2可變增益放大電路

可變增益放大電路的作用，一般是將信號在垂直方向上做放大處理，采用1-2-5步進(jìn)的方式進(jìn)行放大，這是因?yàn)樵谑静ㄆ髂Ｊ綔y量中常會遇到不同幅度的信號，而比較小的信號就可以通過增益放大電路來調(diào)節(jié)，將信號放大到屏幕適當(dāng)范圍以內(nèi)。此外可變增益放大電路也為模擬通道的零偏校準(zhǔn)提供了有效的硬件支持。

在時域脈沖測量模式下，由于發(fā)射脈沖信號的幅度是固定值，所以就必須通過可變增益放大電路來進(jìn)行調(diào)節(jié)。因?yàn)?strong>時域脈沖測量法進(jìn)行電纜測試的時候，最主要的觀察對象是從電纜故障點(diǎn)反射回來的脈沖信號，而反射回來的脈沖信號并不是一個幅值固定不變的脈沖，它受被測電纜很多因素的影響，如長度、電纜質(zhì)t、電纜老化程度，使用環(huán)境等等，所以反射回的脈沖信號的幅度有大有小。為了觀察和測t的需要，就必須將脈沖信號做垂直放大處理。圖4-18為可變增益放大電路。

為了實(shí)現(xiàn)可變增益放大，在這里選用了帶寬(-3dB)為280MHz的壓控可變增益放大器(VGA)AD8337，其動態(tài)范圍從OdB~24dB，當(dāng)G用對數(shù)形式表示時，隨控制電壓呈線性變化，電壓在-0.6V~+0.6V范圍之間變化。當(dāng)Vgain=-0.6v時，增益為0dB，即脈沖信號沒有被放大;當(dāng)vgain=0.6V時，增益為24dB，即信號幅度被放大了15.8倍(24dB)。

Vgain的電壓控制是通過一個10位的DAC來提供，其輸出電壓范圍為0V-2V，步進(jìn)電壓為2mV，因?yàn)殡妷涸?V以上，所以不能通過該電壓進(jìn)行直接控制。為產(chǎn)生相對于地電壓的負(fù)電壓，設(shè)計(jì)中將DAC的輸出電壓做了一次電平移位，通過一個減法電路，用0V-2V控制電壓去減去1V的參考電壓，則通過運(yùn)算后，增益控制電壓變成了-1V到+1V，正好包含了壓控增益放大器所需的控制電壓。電路中的電容C，用來消除增益控制引腳上的噪聲信號，使控制信號保持穩(wěn)定。

3.2.3差分變換和垂直位移

電路經(jīng)過可變增益放大器以后，脈沖信號的幅度基本滿足了模數(shù)轉(zhuǎn)換器所要求的信號幅度輸入范圍，但由于該運(yùn)放的輸入和輸出都是單端形式，而模數(shù)轉(zhuǎn)換器要求的是差分輸入方式，因此信號經(jīng)過增益放大以后還需要一級差分變換電路。

差分信號也是一種信號的表現(xiàn)形式，它用一對并行傳輸線來傳輸數(shù)據(jù)，這兩個信號線上的電壓幅度完全相同(當(dāng)共模電壓為零時，幅度為原信號幅度的二分之一)，相位相反，當(dāng)用與原信號相位相同的信號減去另一個信號時，相減的結(jié)果即為原信號，因此這種利用兩信號差來表示原信號的方式稱為差分信號。如果在傳輸過程當(dāng)中有噪聲信號加到了差分信號上，在接收端上，噪聲被相互抵消，因此差分信號因具有較高的抗干擾特性，因而被廣泛應(yīng)用到高速信號傳輸領(lǐng)域。

單端信號轉(zhuǎn)差分信號的實(shí)現(xiàn)，通過常規(guī)的差分運(yùn)放就可以實(shí)現(xiàn)，如圖4-19所示差分變換電路結(jié)構(gòu)。

為了保證信號在模擬通道上傳輸?shù)耐暾?，本設(shè)計(jì)選用了一款高性能的單端轉(zhuǎn)雙端的差分集成運(yùn)放LM6550.其-3dB帶寬(bandwith)達(dá)到了400MHz，壓擺率為3000V/us，輸入噪聲小，信號失真典型值為70dB，同時具有響應(yīng)快，功耗低等特點(diǎn)，滿足驅(qū)動高性能ADC的需求。在圖中助和RF用來控制信號放大倍數(shù)，在這里的差分電路僅僅做單端到雙端的變化，因此RG和RF都選用500Ω的電阻，即不做信號放大處理。Vcom幻以端是用來控制輸出差分信號的共模電壓，因?yàn)槟?shù)轉(zhuǎn)換器要求輸入差分信號的共模電壓在1.9v~2.IV之間，所以通過Vcom來設(shè)置差分信號的共模電壓，這樣輸出的差分信號就能與ADC的共模輸入相匹配。從運(yùn)放輸出的信號在連接到ADC之前經(jīng)過了一個簡單的電阻一電容(R-C)濾波器，用來消除或者減輕混迭失真的影響。如果已知濾波器的截止頻率FC，則可以通過下面式子來確定濾波電路中電阻和電容的大小。

式中CADC為ADC的輸入電容。如本設(shè)計(jì)中設(shè)濾波器的截止頻率為100MHz，電阻R取50Ω，CADC的大小為4pF，則計(jì)算出的電容大小約為25pF.

垂直位移電路用來將信號做垂直方向上的移動，對于多信號的顯示有很多大的幫助。本設(shè)計(jì)的垂直位移電路并不是將單獨(dú)將信號經(jīng)過一個垂直位移電路，而是把垂直位移電路與差分變換電路相結(jié)合。即在差分運(yùn)放的正向和反向輸入端引入一對以1VDC電壓為中心相互對稱的垂直移位電壓，該電壓是通過加法的形式盛加到被測信號上的。而差分運(yùn)放的輸入端實(shí)際上也可以看作是雙端輸入模式，這樣當(dāng)在輸入端加上一對信號時，實(shí)際的垂直移位電壓就是這兩個輸入電壓之差。

比如當(dāng)正向輸入電壓為1V時，反向輸入電壓也是1V，則垂直移位電壓為OV，即信號不做垂直移位;當(dāng)正向輸入電壓為1.5V時，反向輸入電壓是0.5V，則垂直移位電壓為1V，即信號向上移動1V的垂直位移，相當(dāng)于屏幕上的十大格。同理當(dāng)正向輸入電壓和反向輸入電壓分別為0.5V和1.5V時，信號向下移動了10大格。

在實(shí)際應(yīng)用當(dāng)中，信號的上下移動范圍沒有必要做到±1Odiv，因?yàn)檎麄€顯示屏的波形顯示區(qū)域也只有±4div，因此將信號的上下移動范圍做到±5div即可滿足觀察的需要，垂直移位控制電壓就被限定在0.75V---1.25V之間變化。又因?yàn)榇怪蔽灰频目刂齐妷憾际峭ㄟ^DAC來產(chǎn)生的，DAC的輸出范圍為0V-2V，垂直移位控制電壓的變化區(qū)間僅僅為DAC輸出變化范圍的四分之一，并沒有有效的利用DAC的輸出，可能會引入一定的誤差。為此根據(jù)運(yùn)算電路中的加法規(guī)則，設(shè)計(jì)出如圖4-20所示的電路。

為了有效利用DAC的輸出，在電路設(shè)計(jì)上取垂直移位控制電路與差分變換電路之間的連接電阻兩倍與差分變換電阻中的RG，則經(jīng)過運(yùn)算以后，疊加到差分變換電路端的垂直位移電壓降低到原來的一半，此時如果VOFF+等于1.5V，則VOFF-等于0.5V(VREF等于1V，由DAC提供)，疊加到差分變換運(yùn)放的正、負(fù)輸入端后，電壓分別降為0.75V和0.25V，兩者相差為O.5V，正好對應(yīng)于屏幕上向上移動了5div，滿足了設(shè)計(jì)要求，因此為了使信號在垂直方向上位移達(dá)到±5div，只要使VOFF+的變化范圍在0.5V-1.5V之間即可。VOFF+直接由DAC送出，而DAC的最小步進(jìn)為2mV，最大步進(jìn)通過軟件可調(diào)。如果采用最小步進(jìn)的形式，VOFF+變化2mV時，通過運(yùn)算以后，疊加到脈沖信號的垂直移位電壓也只有2mV，僅僅對應(yīng)屏幕上方的半個像素點(diǎn)(每個像素點(diǎn)對應(yīng)4mV)，這樣上下移動的速度會很慢，且實(shí)際意義不大，為此將DAC的輸出控制信號的步進(jìn)該為4mV，則可滿足要求，用戶在上下移動信號時，每按一次向上或向下鍵時，信號都可以向上或向下移動一個像素點(diǎn)。

3.2.4前端基本控制

電路模擬通道有許多控制電路，基本上都可以通過FPGA來完成，比如衰減倍數(shù)控制、交直流禍合，接地控制、使能控制、通道較準(zhǔn)控制等，這些都可以通過常規(guī)的高低電平來完成。考慮到前端電路需要的控制信號線較多，如果直接由FPGA來控制，必定會占用較多的I/O口，同時從布線的角度來考慮的話，大量的連線從后端連接到前端，必定會使用較多的板上面積，給整體布線帶來許多麻煩。為此本設(shè)計(jì)摒棄了直接控制方式，而采用間接控制，所有的控制任務(wù)只需要三條控制線和一個或多個串并轉(zhuǎn)換器CD4094就可以完成。

該串并轉(zhuǎn)換器有四個輸入端，八個并行輸出端和一對互補(bǔ)的串行輸出端。四的輸入端中包括：串行數(shù)據(jù)輸入、時鐘信號輸入、選通控制、使能輸出控制。串并轉(zhuǎn)換器內(nèi)部主要由三大部分組成：移位寄存器、數(shù)據(jù)鎖存(選通)器和三態(tài)緩沖器。時鐘信號將串行數(shù)據(jù)以先后的順序存到移位寄存器，每一個時鐘對應(yīng)一位數(shù)據(jù)，選通控制端則控制是否將舊數(shù)據(jù)用新數(shù)據(jù)代替，如果選通控制器一直處于低電平，則并行輸出端的數(shù)據(jù)還是上一次的數(shù)據(jù)，如果選通控制在新數(shù)據(jù)到來之前已經(jīng)是高電平，則如果使能輸出為高，從并行輸出端的數(shù)據(jù)隨著時鐘到來依次得到更新。如果是經(jīng)過八個串行時鐘以后，選通控制信號由低到高的變化，則并行數(shù)據(jù)端的八位輸出數(shù)據(jù)同時得到更新。串并轉(zhuǎn)換器的兩個串行輸出端口可以用來對數(shù)據(jù)位數(shù)的擴(kuò)展，即實(shí)現(xiàn)多個串并轉(zhuǎn)換器的級聯(lián)。

在FPGA內(nèi)部同樣存在一個并轉(zhuǎn)串的模塊，它將從ARM送過來的通道所需要的并行控制型信號轉(zhuǎn)換成對應(yīng)的串行信號，轉(zhuǎn)換模塊通過verilog HDL(硬件描述語言)來實(shí)現(xiàn)。該模塊結(jié)構(gòu)和仿真時序圖，如圖4-21和4-22所示。

從時序圖可以看到當(dāng)W嘆仃E信號產(chǎn)生一個上升沿以后，16位的并行數(shù)據(jù)隨著時鐘的增加，依次從最高位開始串行輸出，當(dāng)最低位輸出以后STROBE在最后一位數(shù)據(jù)產(chǎn)生半個時鐘周期以后產(chǎn)生一個上升沿，該上升沿可以用來控制在通道中的串并轉(zhuǎn)換器的選通控制引腳，使級聯(lián)的兩個串并轉(zhuǎn)換器的并行輸出端同時得

到更新。CLK_SER輸出用來為串并轉(zhuǎn)換器提供所必須的時鐘信號。

在最初的設(shè)計(jì)當(dāng)中，考慮到數(shù)字電路的設(shè)計(jì)簡單和方便，對通道的控制信號的寫入采用的是循環(huán)寫的方式，即寫完一次以后緊接著寫第二次，無論數(shù)據(jù)是否更新，CD4094一直都有數(shù)據(jù)寫入。后來發(fā)現(xiàn)通過這種方式對通道進(jìn)行控制，導(dǎo)致了一些不必要的麻煩。首先是控制信號很多都與被測信號有一定的聯(lián)系，如果不停的循環(huán)寫，則把噪聲信號引入到了被測信號上。另外對通道上的控制信號的修改次數(shù)相對于循環(huán)寫的次數(shù)來說，修改的次數(shù)遠(yuǎn)遠(yuǎn)小于寫的次數(shù)，也就是說很多次的寫操作都是沒有任何意義。為此將對通道上的控制信號的寫入采用由ARM來控制，即在ARM讀取一次FPGA內(nèi)部RAM中的數(shù)據(jù)并顯示完以后，就進(jìn)行一次對通道控制的寫操作，只需要在圖4-21中的WRITE端產(chǎn)生一個上升沿即可。這樣即消除了噪聲的引入，同時也保證了數(shù)據(jù)的更新。