21ic訊 賽靈思公司在摩納哥格里馬爾迪會議中心舉行的 2012 年 WDM 和下一代光網(wǎng)絡(luò)大會上宣布推出前向糾錯 (FEC) IP 核的延伸系列。該系列產(chǎn)品包括 GFEC、eFEC 和高增益 FEC（xFEC）解決方案，用于控制信號傳輸錯誤，延長傳輸距離，同時減少路線上再生器數(shù)量，從而有助于降低網(wǎng)絡(luò)運營商的運營支出和資本支出。

賽靈思設(shè)計的 FEC IP 核采用常見接口，可加速產(chǎn)品開發(fā)，盡可能縮短系統(tǒng)級集成時間，最大化設(shè)計重復(fù)利用率，同時縮短產(chǎn)品上市時間。超小型高性能 FEC 核包括針對 2.5G、10G、40G、100G 應(yīng)用的 GFEC IP 核、傳統(tǒng) 10G eFEC 以及針對 100G 應(yīng)用的賽靈思擴展 FEC (xFEC) IP核，這些產(chǎn)品專門針對賽靈思 FPGA 進行了優(yōu)化，相對于非賽靈思 IP 核而言可減少芯片占用面積，使其成為目前最小型的 FEC 核。賽靈思還在努力為前沿應(yīng)用推出 400G GFEC，預(yù)計將于 2013 年第二季度開始供貨。結(jié)合部分重配置技術(shù)，這些針對賽靈思 FPGA 優(yōu)化的 IP 核使客戶能夠在多種接口上運用多種 FEC 標(biāo)準(zhǔn)，同時還能節(jié)約產(chǎn)品成本，降低功耗，最大限度地提高網(wǎng)絡(luò)互操作性。 

賽靈思公司有線通信高級總監(jiān)Nick Possley 指出：“隨著帶寬需求的增加和錯誤延遲容限的下降，系統(tǒng)設(shè)計人員正在尋求新的辦法來擴展可用帶寬，提升傳輸質(zhì)量。為了解決上述難題，賽靈思推出了FEC IP 核的延伸系列xFEC，可滿足 2.5G、10G、40G、100G 和 400G 應(yīng)用需求，進一步鞏固我們在 OTN 市場的領(lǐng)先地位。7 系列 FPGA 產(chǎn)品的功耗和性能優(yōu)勢與 FEC 產(chǎn)品相結(jié)合，能夠幫助 OTN 應(yīng)用領(lǐng)域的客戶提高數(shù)據(jù)速率，增加帶寬，并降低系統(tǒng)成本。”

FEC 技術(shù)的使用能夠?qū)崿F(xiàn)發(fā)送冗余信號的信號源（發(fā)射器）和識別無明顯錯誤的數(shù)據(jù)的信號終點（接收器）之間的錯誤控制。FEC可 用于所有 OTN系統(tǒng)，其編碼增益可幫助用戶糾正在距離增加、信噪比下降情況下可能發(fā)生的錯誤，同時保證遠(yuǎn)端接收器的錯誤率不變，從而延長可發(fā)送信號的距離。

不同的 FEC 方案提供不同的編碼增益。編碼增益越高，光學(xué)信號傳輸?shù)木嚯x就越長。舉例來說，賽靈思 100G 擴展 FEC (xFEC) 提供了業(yè)界領(lǐng)先的OH為6.7%的 9.4dB NECG，且 OH 為 6.7%，能延長 100G 傳輸距離，同時降低 100G 傳輸功耗。

FEC 的編碼增益可用于執(zhí)行多種功能，包括提升最大連接距離和/或連接數(shù)量，從而擴大系統(tǒng)覆蓋范圍。它同時也有利于增加系統(tǒng)中密集波分布 (DWDM) 通道的數(shù)量（通道數(shù)通常受到所用放大器輸出功率的限制）。編碼增益還能降低單位通道功耗，增加通道數(shù)量，降低對給定鏈路上各組件參數(shù)的要求（如發(fā)射功率、眼圖波罩、消光比、噪聲洗漱、濾波器隔離等），節(jié)省組件成本。