摘要：文中介紹了一種無需外部時鐘、可抵消部分工藝偏差的差分延遲線ADC，并對其建模。該ADC結(jié)構(gòu)簡單、控制信號在內(nèi)部產(chǎn)生、轉(zhuǎn)換速率快、功耗低，可應用在高頻數(shù)字DC/DC控制芯片中。在0.13μmCMOS工藝下仿真表明，在采樣電壓0.7～1.5V范圍內(nèi)，該ADC輸出沒有明顯偏移，線性度良好。

　　關鍵詞：DC/DC;延遲線ADC;DPWM
 

　　傳統(tǒng)的DC/DC變換器一般采用模擬控制方式，它具有體積小，功耗低等優(yōu)點，但易受噪聲影響。而數(shù)字控制的DC/DC變換器對工藝參數(shù)和環(huán)境不敏感、控制算法可通過編程實現(xiàn)、易于集成，且能大大縮短產(chǎn)品的開發(fā)周期。

　　1 DC/DC變換器結(jié)構(gòu)

　　數(shù)字控制器主要由模數(shù)轉(zhuǎn)換器(ADC)、數(shù)字補償器(Digital Compensator)和數(shù)字脈沖寬度調(diào)制器(DPWM)組成。一種常用的數(shù)字控制器如圖1所示。主電路輸出電壓與基準電壓經(jīng)ADC進行比較并轉(zhuǎn)換為相應的數(shù)字誤差信號，數(shù)字補償器則根據(jù)誤差進行補償?shù)玫浇o定數(shù)字信號。經(jīng)DPWM轉(zhuǎn)換成時間信號，控制主電路開關通斷。

　　2 延遲線ADC

　　標準CMOS工藝下一個邏輯門延遲td與電源電壓VDD叻有這樣一個關系

　　其中，K是一個與器件和工藝有關的常數(shù)，Vth是MOS器件的閾值電壓。當VDD大于Vth時，td可看作與VDD成反比。

　　延遲線ADC由延遲鏈、寄存器組和譯碼電路組成，結(jié)構(gòu)如圖2所示。一串延遲單元組成延遲鏈。一種可行的延遲單元的結(jié)構(gòu)如圖3所示。它由一個反相器與一個或非門級聯(lián)得到。每個延遲單元都有一個輸入端，一個復位端和一個輸出端。

　　給定一個開始信號AD_Stan，經(jīng)一定時間間隔后產(chǎn)生一個采樣脈沖信號sample，作為D觸發(fā)器的控制信號。在采樣信號有效時對D觸發(fā)器的輸入信號進行鎖存，將D觸發(fā)器的輸出信號送至譯碼電路得到最后的誤差信號。圖4是延遲線ADC的時序圖，假設圖2中n=8。在采樣信號有效時，AD_Start信號正好傳到第5個延遲單元，于是q1～q5輸出為1，q6～q8輸出為0。采樣電壓越大，延遲時間td越小，信號傳播得越快，輸出的溫度計碼中的1的個數(shù)越多。譯碼電路再將溫度計碼轉(zhuǎn)換為所需要的二進制碼。延遲線ADC即通過輸入電源對延遲鏈供電，根據(jù)延遲鏈延遲時間的大小來確定輸入的大小。

3 差分延遲線ADC

　　3.1 差分延遲線ADC結(jié)構(gòu)分析

　　延遲線ADC結(jié)構(gòu)簡單，功耗小，但易受工藝和溫度環(huán)境影響，且采樣信號需外部產(chǎn)生，增加了電路的復雜性，而且采樣信號的延遲大小會影響ADC量化電平的大小，使得系統(tǒng)輸出不易穩(wěn)定。

　　差分延遲線結(jié)構(gòu)是對延遲線結(jié)構(gòu)的一種改進，結(jié)構(gòu)圖如圖5所示。差分延遲線ADC由兩條全同的延遲鏈組成，主延遲鏈(Primary delay-line)和參考延遲鏈(Reference delay-line)。參考延遲鏈可經(jīng)主延遲鏈復制而來。兩條差分延遲鏈共用一個啟動信號AD_Start，使兩條延遲鏈的工作狀態(tài)完全相同。差分延遲鏈的兩個輸入分別是采樣電壓Vsense和基準。

　　電壓Vref，Vsense須小于Vref，根據(jù)電壓越大延遲越小的原理，參考延遲鏈先于主延遲鏈傳播完，將與主延遲鏈相連的D觸發(fā)器打開，對主延遲鏈上的Vsense進行采樣。這樣就實現(xiàn)了將采樣電壓與基準電壓作比較，再通過譯碼電路得到系統(tǒng)需要的數(shù)字誤差信號。

　　差分延遲線ADC的控制信號在內(nèi)部產(chǎn)生，進一步簡化了電路結(jié)構(gòu)。采用差分形式輸入，使得采樣電壓和基準電壓同時受到溫度和工藝偏差的影響，減少主延遲鏈的延時偏差。

　　3.2 差分延遲線ADC建模

　　設延遲鏈中的延遲單元個數(shù)為N，延遲時間td是VDD的函數(shù)：td=td(VDD)，則有

　　即轉(zhuǎn)換時間Tc是分辨率Vq，延遲時間td以及延遲函數(shù)的斜率的函數(shù)。

　　圖6為0.13μm CMOS工藝下單個延遲單元與VDD的關系曲線。

　　4 設計方法和仿真結(jié)果

　　延遲單元對精度要求較高，采用全定制設計，而譯碼電路對精度要求較低，采用基于標準庫單元設計，整體電路使用Hsim進行數(shù)?；旌戏抡?。

　　設計時，基準電壓為1.5V，工作頻率是1.5MHz，輸入電壓從0.7～1.5V線性上升，輸出為譯碼后的結(jié)果，即6位數(shù)字信號e。Vsense每增加或減少12.5mV，e增加或減少“1”，但e的最大值是63。圖7為0.13μm CMOS工藝下差分延遲線ADC的輸入輸出曲線，可以看出，差分延遲線ADC的輸出沒有明顯偏移，零輸入對應零輸出，線性度良好。

　　5 結(jié)束語

　　該差分延遲線ADC電路結(jié)構(gòu)簡單，不需要外部電路產(chǎn)生控制信號，可抵消部分工藝偏差。該ADC轉(zhuǎn)換速率很快，功耗低，適合應用在高頻數(shù)字DC/DC變換器中。