0 引言

近年來，隨著數(shù)字信號處理技術(shù)的迅猛發(fā)展，數(shù)字信號處理技術(shù)廣泛地應(yīng)用于各個領(lǐng)域。因此對作為模擬和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換器(ADC)的性能也提出了越來越高的要求。低電壓高速ADC在許多的電子器件的應(yīng)用中是一個關(guān)鍵部分。由于其他結(jié)構(gòu)諸如兩步快閃結(jié)構(gòu)或內(nèi)插式結(jié)構(gòu)都很難在高輸入頻率下提供低諧波失真，因此流水線結(jié)構(gòu)在高速低功耗的ADC應(yīng)用中也成為一個比較常用的結(jié)構(gòu)。

作為流水線ADC前端的采樣保持電路是整個系統(tǒng)的關(guān)鍵模塊電路之一。設(shè)計一個性能優(yōu)異的采樣保持電路是避免采樣歪斜(timing skew)最直接的方法。

本文基于TSMC 0.25μm CMOS工藝，設(shè)計了一個具有高增益、高帶寬的OTA，并且利用該OTA構(gòu)造一個適用于10位，100 MS／s的流水線ADC的采樣保持電路。文章討論了適宜采用的跨導(dǎo)運算放大器的結(jié)構(gòu)以及對其性能產(chǎn)生影響的因素和采樣保持電路的結(jié)構(gòu)，最后給出了仿真結(jié)果。

1 OTA的設(shè)計

1.1 OTA結(jié)構(gòu)

在2.5 V的電源電壓下，雖然套筒式共源共柵結(jié)構(gòu)具有高速、高頻、低功耗的特點，但由于套筒式結(jié)構(gòu)的輸出擺幅低，不太適合低壓下的設(shè)計。因此折疊式共源共柵的運放結(jié)構(gòu)是一個較好的選擇，如圖1(a)所示。由于該OTA將用于閉環(huán)結(jié)構(gòu)，為了減少輸入端的寄生電容，采用了NMOS管作為輸入管。

本文采用如圖1(b)所示的增益自舉電路結(jié)構(gòu)。放棄使用四個單端輸入-單端輸出的運放是因為后者不僅會增加功耗和面積，而且由于不可避免地采用電流鏡結(jié)構(gòu)會引入鏡像極點，限制了OTA的頻率特性，使其單位增益帶寬變小。為了提供最大的輸出擺幅，放大器A2必須采用NMOS的輸入差動對。同理，放大器A1必須采用PMOS作為輸入差動對。

由于該OTA將應(yīng)用到10位，100 MS／s流水線ADC的采樣保持電路中，其增益A0應(yīng)滿足式中，

N為ADC的分辨率，B為每級的有效位數(shù)。對于本例，N=10，B=1，則A0>72.25 dB。對于如此大的直流增益，即使采用了增益自舉電路結(jié)構(gòu)，主運放和輔助運放的增益還是要達到40 dB以上。以圖1(b)為例，提高折疊式共源共柵運放的直流增益的方法有：①增加M7和M8管的跨導(dǎo)和溝道長度，但是會增大寄生電容，降低運放的次極點頻率。②增大M1和M2管的跨導(dǎo)和溝道長度，由于次極點處在折疊點處，因此會降低運放的次極點頻率。③可以增加M5和M6管的溝道長度，由于信號不經(jīng)過這幾個管子，因此不會降低工作速度。

為滿足設(shè)計要求，該OTA的單位增益帶寬至少要達到800 MHz以上。根據(jù)文獻[4]，單位增益帶寬GBW滿足

式中：K=μ0Cox，μ0是電子遷移率；Cox是單位面積的柵氧化層電容；Id1是尾電流；W1和L1分別是M1管的寬和長；CL是負(fù)載電容。根據(jù)式(2)，提高單位增益帶寬可以通過：增加尾電流，但這樣會增加功耗；增大W1，但會增大折疊點處的寄生電容，減小相位裕度。

同時，OTA的有限增益和有限的穩(wěn)定時間會使采樣保持的實際結(jié)果與理想情況之間出現(xiàn)偏差，例如信號失真，低信噪比(SNR)等。因此需要一個快速穩(wěn)定的高直流增益OTA。為了達到設(shè)計要求，需要反復(fù)進行模擬和折中，進行優(yōu)化。

該OTA采用如圖2所示的動態(tài)開關(guān)電容共模反饋。選擇這種共模反饋的原因是：首先，由于此共模反饋電路是離散型共模反饋結(jié)構(gòu)，所以不會浪費功耗。其次，這種共模反饋結(jié)構(gòu)也不會限制OTA的輸出擺幅。OTA的主運放和兩個輔助運放將采用同一個偏置電路。

1.2頻率特性與建立時間

為了使放大器穩(wěn)定，輔助運放的單位增益帶寬必須要小于主運放的次極點頻率，但要大于其主極點的頻率。即

式中：ω3是主運放的-3 dB帶寬；ω4是輔助運放的單位增益帶寬；ω6是主運放的次極點。

除了對于放大器穩(wěn)定性的考慮之外，還需要對OTA的建立時間進行考慮。減少OTA建立時間最有效的方法是減小doublets的影響。

因此，式(3)的范圍就顯得太大了，根據(jù)文獻[5]，輔助運放的單位增益極點應(yīng)該大于整個閉環(huán)回路的-3 dB帶寬，即

式中βω5是整個閉環(huán)回路的-3 dB帶寬。需要注意的是，ω4不必比βω5大太多，因為過分增大ω4的代價是使OTA的功耗變大。

2 采樣保持電路的結(jié)構(gòu)

本文的采樣保持電路采用電容翻轉(zhuǎn)型結(jié)構(gòu)。如圖3所示。該結(jié)構(gòu)具有實現(xiàn)面積小、噪聲低、功耗低、保持相穩(wěn)定時間短等優(yōu)點。適用于高速的流水線ADC。同時采用了下極板采樣技術(shù)和全差分結(jié)構(gòu)。全差分結(jié)構(gòu)可以消除電路的共模失調(diào)誤差，抑制襯底噪聲。下極板采樣技術(shù)的應(yīng)用則可以幾乎完全抑制了在采樣時刻由于開關(guān)的電荷注入和時鐘饋通引入的非線性誤差。

3 仿真結(jié)果

采用Cadence Spectre作為仿真工具。電源電壓為2.5 V，采用TSMC 0.25 μm CMOS工藝，在各個工藝角下對OTA進行AC分析，仿真結(jié)果如表1所示，在TT工藝角下的波特圖如圖4所示。

表中的建立時間t是以達到0.05％精度的建立時間進行計算的。將OTA接成單位增益放大器，輸入幅值為1 V的差分階躍信號，得到如圖5所示的瞬態(tài)響應(yīng)曲線。

在電路的輸入端加一個正弦波信號(Vpp為2 V，頻率為10 MHz)，輸出端在保持相時能在4 ns內(nèi)穩(wěn)定到1 V，這滿足100 MHz采樣頻率的要求。

將該OTA應(yīng)用到圖3所示的采樣保持電路中，輸入幅值為1 V的差分正弦信號，輸出信號如圖6所示。由圖可知，保持值與輸入信號的采樣值之間的差值小于0.3 mV。對于10位精度的ADC來說，采樣保持的誤差應(yīng)該小于 ，即0.488 mV。因此該采樣保持電路可以應(yīng)用于10位ADC中。

測量動態(tài)特性最直接的方法是對其輸出做快速傅里葉變換(FFT)。無雜散動態(tài)范圍(spurious freedynamic range，SFDR)是衡量動態(tài)性能的一個重要的技術(shù)指標(biāo)。SFDR是指所能處理的最大和最小信號之比。它與輸入信號的幅度無關(guān)，因此，用它表示的動態(tài)性能更具有普遍意義。

圖7(a)和(b)分別是在采樣頻率為100 MHz下，對由輸入信號為5.1758 MHz和47.9492 MHz(約為奈奎斯特采樣頻率)的滿幅度正弦信號(Vpp=2 V)所得的輸出信號的FFT頻譜圖。

式中：fin是輸入頻率；fs是采樣頻率；Nwindow是記錄的正弦波的周期數(shù)，它必須是一個質(zhì)數(shù)。測量FFT的頻譜圖可知當(dāng)輸入信號fin=5.175 8 MHz時，SFDR為81 dB；當(dāng)輸入信號fin=47.949 2 MHz(約為奈奎斯特采樣頻率)時，SFDR為80 dB。

4 結(jié)論

本文設(shè)計了一個可應(yīng)用于10位、100 MS／s流水線ADC前端模塊的采樣保持電路。采用增益提升技術(shù)使得采樣保持電路中的OTA達到100 dB的增益，并且GBW達到1 GHz，達到0.05％精度的建立時間小于4 ns。采用上述OTA的采樣保持電路在100 MHz采樣頻率下，當(dāng)輸入信號的頻率為5.175 8MHz時，SFDR為81 dB。當(dāng)輸入信號的頻率為47.949 2 MHz(約為奈奎斯特采樣頻率)時，SFDR為80 dB。與近期國內(nèi)外同類電路進行比較，比較結(jié)果如表2所示。由表2可知，該采樣保持電路在性能上還是不錯的。