摘要：本設(shè)計通過采用分割電容陣列對DAC進(jìn)行優(yōu)化，在減小了D/A轉(zhuǎn)換開關(guān)消耗的能量、提高速度的基礎(chǔ)上，實現(xiàn)了一款采樣速度為1MS /s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre工具進(jìn)行仿真，仿真結(jié)果表明，設(shè)計的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。

隨著集成電路和數(shù)字信號處理技術(shù)的快速發(fā)展，我們可以在數(shù)字域里實現(xiàn)比模擬域里更高精度，更快速度，更低價格的各種信號處理功能，因此，模數(shù)轉(zhuǎn)換器作為模擬系統(tǒng)和數(shù)字系統(tǒng)的接口就變得非常重要。而在各種類型的模數(shù)轉(zhuǎn)換器當(dāng)中，逐次逼近型的模數(shù)轉(zhuǎn)換器（SAR ADC）因為其低功耗，中等精度和中高分辨率而得到了廣泛的應(yīng)用。而SARADC從輸入來分，可以分為單端輸入和雙端（全差分）輸入。雖然一個雙端SAR ADC電路架構(gòu)可以獲得更好的共模抑制比和和較少的失真，而得到了廣泛的應(yīng)用，但在現(xiàn)實生活中對單端的ADC仍有一定的需求，如光柵尺中絕對碼道信號的檢測。本文則是在一種常見單端SAR ADC電路架構(gòu)的基礎(chǔ)上，對D/A轉(zhuǎn)換器進(jìn)行了改進(jìn)，在不增加電容面積的情況下，減小了D/A轉(zhuǎn)換時電容和開關(guān)所消耗的能量，減小了電容陣列轉(zhuǎn)換的建立時間。

1 ADC整體電路設(shè)計

本文設(shè)計的單端SAR ADC的整體架構(gòu)如圖1所示，主要包括以下4個部分：采樣保持電路（Sample and Hold）、比較器（Comp）、10-bit逐次逼近寄存器及控制電路（SARLOGIC）、D/A轉(zhuǎn)換電路（DAC）。

圖1 本文設(shè)計的單端10-bit SAR ADC的整體架構(gòu)

輸入電壓Vin通過采樣保持電路得到采樣電壓Vsh,Vsh與DAC的輸出Vdac通過比較器進(jìn)行比較，比較結(jié)果傳遞給逐次逼近寄存器，逐次逼近寄存器一方面輸出比較結(jié)果，另一方面控制DAC的轉(zhuǎn)換開關(guān)，以便進(jìn)行下一位的轉(zhuǎn)換。

1.1 SAR ADC的工作流程

SAR ADC的工作流程如圖2所示，它主要可以分為采樣、清零階段和比較階段。

圖2 本文所提出的SAR ADC的工作流程

第一步：采樣、清零階段。采樣保持電路中的開關(guān)S,閉合，Vin=Vsh,屬于跟隨階段；DAC中的電容C1p~C10p和C1n~C10n的下級板全部接GND,開關(guān)EN閉合，Vdac接GND,DAC處于清零階段。

第二步：比較階段。采樣保持電路中的開關(guān)Sa斷開，Vsh為采樣得到的電壓；DAC中的電容C1p~C10p的下級板接Vref,其余開關(guān)不動，而開關(guān)EN斷開，此時DAC的輸出結(jié)果：

Vsh與Vdac進(jìn)行比較，如果Vsh大于Vdac,則比較器輸出為1,即D1=1,而逐次逼近寄存器根據(jù)比較結(jié)果，將電容C10n（MSB電容）的下級板偏轉(zhuǎn)到Vref;反之D1=0,C10p的下級板偏轉(zhuǎn)到GND.其余電容保持不變。

第j步：根據(jù)上一步比較的結(jié)果，得到DAC的輸出如下：

Vsh與Vdac進(jìn)行比較，如果Vsh大于Vdac,則比較器輸出為1,即Dj-1=1,而逐次逼近寄存器根據(jù)比較結(jié)果，將電容C（11-j）n的下級板偏轉(zhuǎn)到Vref;反之Dj-1=0,C（11-j）p的下級板偏轉(zhuǎn)到GND.其余電容保持不變。直至j=11,比較結(jié)束，進(jìn)入下一個轉(zhuǎn)換周期。

1.2 DAC電路架構(gòu)

本文采用的DAC架構(gòu)如圖1所示，主要采用分割二進(jìn)制電容加權(quán)結(jié)構(gòu)，由逐次逼近邏輯（SAR）產(chǎn)生的控制信號S0到S11來控制DAC的開關(guān)。其中：

傳統(tǒng)的電容陣列在轉(zhuǎn)換過程中效率很低。為了說明這一點，以一個傳統(tǒng)的2-bit電容陣列為例，如圖3所示，其中C2=2C1=2C0.清零階段，所有電容全部接GND,沒有能量消耗。當(dāng)清零過后，進(jìn)行第一位的比較時，MSB電容C2接Vref,而其他電容（C0和C1）仍然接地，因此電容陣列的輸出Vdac=1/2Vref,其中Vref是參考電壓，此時電容從參考電壓吸收的能量。在進(jìn)行第二位的比較時，DAC進(jìn)行兩種轉(zhuǎn)換：如果Vsh>Vdac,進(jìn)行"up"轉(zhuǎn)換，即C1接Vref（C1起始接GND），因此Vdac=3/4Vref,則需要從參考電壓吸收的能量；相反地，如果Vsh<Vdac則需要進(jìn)行"down"轉(zhuǎn)換，如圖4所示；C1接Vref（C1起始接GND）而C2接GND（C2起始接Vref），因此Vdac=1/4Vref,假設(shè)它們在同一時間進(jìn)行變換，則需要的能量。它所需要的能量是"up"轉(zhuǎn)換時能量的5倍；發(fā)生這種情況是因為C2最開始充進(jìn)去的電荷都必須向地（GND）放走，而C1則必須從參考電壓（Vref）上吸收電荷。而分割電容陣列在轉(zhuǎn)換時的能量消耗較少。為了與上述例子進(jìn)行比較，也拿一個2-bit的分割電容陣列為例，如圖4所示，其中C1p=C2p=C1n=C2n=C0.清零階段，所有電容全部接GND,沒有能量消耗。當(dāng)清零過后，進(jìn)行第一位的比較時，C1p與C2p的下極板接Vref,DAC的輸出Vdac等于1/2Vref,其中Vref是參考電壓，此時電容從參考電壓吸收的能量。當(dāng)進(jìn)行第二位的轉(zhuǎn)換時，DAC進(jìn)行兩種轉(zhuǎn)換；如果Vsh>Vdac,進(jìn)行"up"轉(zhuǎn)換，即C1n接Vref（C1n起始接GND），需要從參考電壓吸收的能量；相反的，如果Vsh<Vdac,則需要進(jìn)行"down"轉(zhuǎn)換，如圖4所示；C1p接GND（C1p起始接Vref），需要從參考電壓吸收。

圖3 傳統(tǒng)單端2-bit DAC電容陣列在一次轉(zhuǎn)換過可能出程中所有可能出現(xiàn)的情況

圖4 改進(jìn)的2-bit DAC電容陣列在一次轉(zhuǎn)換過程中所有現(xiàn)的情況

從上述可以看出，傳統(tǒng)電容陣列在"up"轉(zhuǎn)換時消耗能量最少，而在"down"轉(zhuǎn)換時消耗能量最大，而分割電容陣列相對來說消耗的能量較少。通過仿真可以得知，本文所用的SAR ADC結(jié)構(gòu)由于電容偏轉(zhuǎn)所消耗的平均能量比傳統(tǒng)的SAR ADC要節(jié)省30%左右。

對于高速應(yīng)用的ADC來說，一個重要的技術(shù)指標(biāo)就是DAC的建立時間。在"down"轉(zhuǎn)換過程中，傳統(tǒng)電容陣列中需要有兩個電容進(jìn)行切換，而控制電容轉(zhuǎn)換的開關(guān)在轉(zhuǎn)換過程中的任何不匹配，無論是隨機(jī)的還是確定的，都可以引起電容陣列向錯誤的方向進(jìn)行轉(zhuǎn)換，甚至引起前置放大器的過載。而分割電容陣列在每一位的比較過程中，只有一個電容變化時，對開關(guān)信號的歪斜有很好的抵制作用。圖5是通過仿真對兩個電容陣列的建立時間進(jìn)行了對比。從仿真結(jié)果可以看出，當(dāng)分割電容陣列和傳統(tǒng)陣列開關(guān)時間的寬度相同時，分割電容陣列的建立時間比傳統(tǒng)陣列的建立時間快了8%左右，而且電容值越大，建立時間縮小的越明顯。

圖5 本文提出的電容陣列和傳統(tǒng)電容陣列的建立時間

1.3 比較器電路架構(gòu)

文中采用的比較器結(jié)構(gòu)簡化如圖6所示，它是由三級預(yù)放大和鎖存器組成，其中一、二級預(yù)放大器結(jié)構(gòu)相同。比較器的失調(diào)電壓是影響比較器比較精度的一個重要參數(shù)，進(jìn)而影響整個ADC的精度，而失調(diào)電壓是經(jīng)過放大器放大之后再存儲在電容上的，所以放大級的增益不能太大。過大的增益會使輸出飽和，這樣存儲在電容上的電壓就不能反映真實的失調(diào)電壓的值，所以三級預(yù)放大器每一極均有較小的增益，這樣做還可以獲得較大的帶寬，提高比較器整體的響應(yīng)速度。但是比較器的增益過低，則會影響其精度，而鎖存器的使用則是為了提高比較器的增益，同時又降低其功耗，進(jìn)而提高比較器的有效精度。

圖6 本文設(shè)計比較器的整體架構(gòu)

2 版圖設(shè)計與系統(tǒng)仿真

本設(shè)計基于Cadence Virtuoso版圖編輯工具對SAR ADC進(jìn)行布局布線和版圖繪制。電容陣列采用MIM（metal-insulator-metal）電容，提高了工藝兼容性，減小了成本。在版圖布局方面，電容陣列采用對稱的布局方式進(jìn)行布局，有效地減小了電容匹配誤差。由于本文的逐次逼近寄存器及控制電路是采用verilog編碼，并通過Encounter工具生成的數(shù)字電路，因此本文將數(shù)字電路和模擬電路分開布局，并用電地環(huán)進(jìn)行隔離，以防止相互干擾。電路版圖如圖7所示，芯片版圖面積約為800μmx340μm.最后利用Assura軟件從版圖生成了帶寄生參數(shù)的網(wǎng)表，并進(jìn)行了后仿真，以驗證電容不匹配及寄生參數(shù)等對電路的精度、速度的影響。在采樣速度為1-MS/s,信號頻率為50 kHz的情況下，后仿真的3種工藝角結(jié)果如表1所示。從表1中可以看出，ADC的有效位數(shù)為9.3 bit左右，基本達(dá)到預(yù)期目標(biāo)，可以正常工作。

圖7 SAR ADC的整體版圖

表1 后仿真結(jié)果

3 結(jié)論

文中設(shè)計了一種單端10-bit SAR ADC IP核，分析了整個系統(tǒng)的主框架和數(shù)模轉(zhuǎn)換電路（DAC）以及比較器。采用XFAB 0.35μm CMOS工藝，利用Cadence Spectre軟件，對系統(tǒng)進(jìn)行了仿真。仿真結(jié)果表明在電源電壓3.3 V,輸入電壓范圍0~1.5 V,采樣速率為1 MHz,輸入信號頻率50 kHz的情況下，測得有效位數(shù)ENOB為9.37 bit,SNR為58.69 dB,SFDR為72.86 dB,THD為67.51 dB,SNDR為58.16 dB,功耗僅為4 mW.滿足設(shè)計需求，可以應(yīng)用于單端輸入信號電路中。