本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來實現(xiàn)電信系統(tǒng)低延遲變化設計的考慮因素。

　　無線電信設備制造商正受到以更小體積、更低功耗、更低制造成本來布署基站架構(gòu)的壓力。當通過WiMax和LTE網(wǎng)絡開展新業(yè)務的同服務時，他們還面臨提高覆蓋范圍、帶寬和可擴展性的壓力。解決這些應用挑戰(zhàn)的關鍵策略是從基站中分離出RF接收器和功率放大器，并緊靠它們各自的天線重新設計，從而使簡化后的基站直接驅(qū)動天線。本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來實現(xiàn)電信系統(tǒng)低延遲變化設計的考慮因素。

　　實現(xiàn)這種系統(tǒng)的一個解決方法是利用通用公共無線接口(CPRI)，通過光纖傳送數(shù)字基帶數(shù)據(jù)到遠程無線頭(RRH)。根據(jù)CPRI規(guī)范，基站用作無線設備控制器(REC)，而RRH用作無線設備(RE)。在此方案中，所有的RE在指定的時間必須同步和傳輸，這樣，待解決的器件和系統(tǒng)級關鍵問題是如何使各種天線之間的傳輸時間變化最小。本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來實現(xiàn)電信系統(tǒng)低延遲變化設計的考慮因素。

　　RRH的部署

　　從駐點(hotel)基站分離無線頻率(RF)收發(fā)器和功率放大器的優(yōu)點很多，如圖1所示。但最吸引人的優(yōu)勢體現(xiàn)在功耗、部署的靈活性、更小的固定面積，以及更低的CAPEX(固定投資)和OPEX(運營費用)方面。

　　由于無線頭從主基帶模塊里分離出來，所以必須確保系統(tǒng)能校準無線頭和hotel BTS之間的所有延時，以便能遵從傳輸時間規(guī)范(即最大可接受的周期內(nèi)對齊)。由于采用分集傳輸，公共數(shù)據(jù)經(jīng)由不同的RE傳送，這意味著發(fā)送對齊誤差在各種RE之間是可知且可控，以取保正確運行。

　　通常，通過基于FPGA的CPRI鏈接的回路延遲取決于其發(fā)送路徑(包括串行器、物理編碼子層，橋接FIFO和FPGA結(jié)構(gòu))，和返回時的接收路徑(類似于發(fā)送路徑，不過是反向的)。圖2給出了一個例子。此外，這個延時需要再加上傳輸媒質(zhì)(最常用的是光纖)導致的延時。

　　因為操作員將延時信息用于系統(tǒng)校準，比如為了使信號強度最大和改進跟蹤需要確定不同系統(tǒng)的地理位置，這必須確保通過整個來回路徑的延時變化在系統(tǒng)正常工作期間以及各種上電方案和情況時隨工藝、電壓和溫度變化最小。因為從每個RRH跳的變化是累加的，這個需求通過級聯(lián)RRH被放大，在延時變化規(guī)范方面導致甚至更小的容忍度。

　　CPRI規(guī)范對此特別關注，針對CPRI收發(fā)器的單向和來回行程延時，在3.5.3(R-19和R-20)條款做了清楚的說明。對于3GPP和WiMAX，這個規(guī)范為一跳的延時精確性是±16.276ns(來回行程，不包括傳輸媒質(zhì))，每增加一跳，減少這個數(shù)目(即2跳是±16.276除2，或者±8.138ns等)。

　　針對低延遲變化的FPGA實現(xiàn)

　　圖2給出了傳統(tǒng)SERDES/PCS實現(xiàn)中的主要功能塊，黃色部分是導致延時變化的主要功能塊。

　　圖2：傳統(tǒng)的CPRI接收器實現(xiàn)方案。

　　導致延時變化的模塊有好幾個，包括模擬SERDES、數(shù)字PCS邏輯以及實際的軟IP。模擬SERDES有相對緊湊的時序，百萬分之一秒的變化主要源于工藝、電壓和溫度的變化。因此對延時變化預算沒有很大的影響。

　　然而，字對齊和橋接FIFO是引起延時變化很大的兩個主要原因。如圖3所示，字對齊功能會導致多達9位周期的延時變化，這取決于10位周期內(nèi)字對齊指針的初始位置。如果10位的采樣窗口能很好地捕獲對齊字符(如圖3a所示)，那就沒有延時。如果采樣窗口沒有與字符對齊，則將導致多達9位周期的延時(如圖3b所示)。對于工作頻率為2.488Gbps(400ps周期)的CPRI鏈路，這意味最壞延遲變化為±1.8ns。

　　圖3：字對齊導致的延時變化。[!--empirenews.page--]

　　采用基于SERDES的FPGA混合結(jié)構(gòu)，還需要橋接FIFO來支持從高速PCS時鐘到FPGA時鐘域的轉(zhuǎn)換。通過設計，這個FIFO可導致多達2個并行時鐘周期的延時變化。在2.488Gbps的線速下，PCS并行時鐘以該速率的十分之一運行，時鐘周期大約為4ns。因此，F(xiàn)IFO(Tx&Rx)的每個方向上都有±8ns的最大延遲變化，這導致一共±16ns的延遲變化。

　　使情況變得更糟糕的是設計者沒有預見到這些延時變化。因此不能在系統(tǒng)級估計和補償這些變化，在支持諸如分集傳輸和GPS服務時，這是主要的問題。

　　圖4：橋接FIFO導致的延時變化。

　　針對基于FPGA的傳統(tǒng)嵌入式SERDES/PCS，表1總結(jié)了導致整個執(zhí)行時間發(fā)生的主要因素，并與CPRI規(guī)范進行了比較。分析這些數(shù)目，可很清楚看到字對齊和橋接FIFO對大的延時變化起主要作用，導致超過規(guī)范的來回行程延時容忍度。

　　幸運的是，通過對傳統(tǒng)的實現(xiàn)做一些小的修改就可以解決這個問題。用戶可以繞過嵌入式數(shù)字PCS功能，在FPGA中實現(xiàn)這些邏輯。因為現(xiàn)在的邏輯運行在單個FPGA時鐘域中，所以這個方法不再需要橋接FIFO，并且設計者可以訪問導致延時的字對齊電路。在FPGA邏輯里可以通過訪問寄存器的方式來獲得字對齊電路測量到的延遲信息，而從在系統(tǒng)級針對延時變化進行補償。這些補償允許無線頭之間在指定的窗口內(nèi)進行傳輸以支持前面提到的業(yè)務，諸如分集傳輸和GPS。圖5給出了低延遲設計的實現(xiàn)方案，關鍵元件都在FPGA邏輯中實現(xiàn)。

　　如果采用這個推薦的實現(xiàn)方案，則不再需要導致大的延時變化的單元，即省去了橋接FIFO?？稍L問字對齊電路的寄存器使用戶能計算并進行系統(tǒng)級補償，以確保不同無線頭的傳輸都在規(guī)定的時序窗內(nèi)進行。當然，模擬SERDES和CPRI IP，或者設計本身仍然存在延時，但此時整個配置的精確度已得到大大改善，可以在多跳應用中使用。該方案占用的器件資源很小，新的模塊只需幾百個LUT。表2列出了這個配置中新的延時變化?？梢钥吹娇偟难訒r變化大大下降。對單跳來說這很容易滿足來回行程延時規(guī)范，對支持多達4級的多跳應用是足夠的低。

　　圖5：低延遲設計的實現(xiàn)方案，其中關鍵元件都在FPGA邏輯中實現(xiàn)。

　　使用FPGA的另外一些優(yōu)點

　　許多年來FPGA是無線工業(yè)獲得成功的一部分。從簡單的粘合邏輯功能和基帶濾波器到更復雜的功能，例如在如今RRH設計中所需要的數(shù)字上變頻、數(shù)字下變頻、峰值因子衰減和數(shù)字預失真，充分利用了FPGA的靈活性和產(chǎn)品快速上市的優(yōu)點。嵌入式DSP塊、嵌入式存儲器和高速串行I/O(SERDES)的特性與無線設備供應商的新需求需要完美地吻合。隨著可實現(xiàn)CPRI功能的低成本器件的引進，例如LatticeECP2M FPGA系列，基站設計者有了有力的杠桿，在可編程平臺上集成了系統(tǒng)級的功能，還有除了技術(shù)功能以外的關鍵因素：低成本、低功耗和小的器件尺寸。

　　本文小結(jié)

　　遠程基站拓撲結(jié)構(gòu)在功耗、部署的靈活性、更小的固定面積，以及更低的CAPEX和OPEX方面系統(tǒng)供應商提供了許多優(yōu)點。一個集成和靈活的低成本平臺能滿足新興且不斷變化的規(guī)范非常關鍵，低成本FPGA對滿足這些需要是理想的選擇。對基于FPGA的CPRI實現(xiàn)用于RRH拓撲結(jié)構(gòu)有一些批評意見，主要是說它們不能夠符合CPRI所要求的精確鏈接規(guī)范。本文說明了事實并非如此，事實上，甚至可以輕松地支持多跳RRH拓撲結(jié)構(gòu)。因此，可編程低功耗解決方案且非常誘人的價格是下一代BTS開發(fā)是最好的方法。