項目背景及可行性分析
項目名稱：基于FPGA低成本數字芯片自動測試儀的研發(fā)
研究目的：應用VertexⅡ Pro 開發(fā)板系統(tǒng)實現對Flash存儲器的功能測試。
研究背景：
隨著電路復雜程度的提高和尺寸的日益縮減，測試已經成為迫切需要解決的問題，特別是進入深亞微米以及高級成度的發(fā)展階段以來，通過集成各種IP核，系統(tǒng)級芯片(SoC)的功能更加強大，同時也帶來了一系列的設計和測試問題。
測試是VLSI設計中費用最高、難度最大的一個環(huán)節(jié)。這主要是基于以下幾個原因：
1、目前的IC測試都是通過ATE(自動測試儀)測試平臺對芯片施加測試的。由于ATE的價格昂貴(通常都是幾百萬美元每臺)，因此測試成本一直居高不下，這就是導致測試費用高的最主要原因。
2、隨著VLSI器件的時鐘頻率呈指數增長，在這種情況下，高頻率、高速度測試的費用也相應的提高。
3、VLSI器件中晶體管的集成度越來越高，使得芯片內部模塊變得更加難測，測試的復雜度越來越大，這又提高了測試成本。
本次研究希望能夠利用FPGA部分實現ATE的測試功能，這樣就可以在某種程度上大幅度降低測試成本，同時有能夠滿足測試的要求。
功能特點：
完整的測試結構，較完善的測試功能。
使用March C的優(yōu)化算法，測試時間較短。
能夠覆蓋Flash存儲器的大部分故障。
研究創(chuàng)新點：
1、低成本、高性價比;
2、具有開放架構;
3、體積小、便攜.
項目實施方案
1 Flash存儲器的故障類型：
1)固定型故障(SAF故障)：存儲單元恒定的存儲1或0的功能型故障。
< 2)變遷故障：存儲單元不能從0狀態(tài)變遷到1狀態(tài)(↑)或者不能從1狀態(tài)變遷到0狀態(tài)(↓)的故障。
3)耦合故障(CF故障)：一個存儲單元的值可能因為其他存儲單元狀態(tài)的改變而變化的故障。其形成的原因有短接或寄生效應。
耦合故障有三種形式：反相、同勢、橋接/狀態(tài)。
反相(CFins)：一個存儲單元的狀態(tài)變化引起其他單元值變反的現象。
同勢(CFids)：一個存儲單元的狀態(tài)變化引起其他單元的值為一特定的邏輯值(0或1)的現象。
橋接和狀態(tài)(SCF)：一個存儲單元的確定狀態(tài)導致另一個存儲單元處于特定狀態(tài)的現象。
4)數據維持失效(DRF)：存儲單元經過一段時間后無法維持自己的邏輯值的故障，這種失效一般是由上拉電阻斷開引起的。
以上四種故障模型是所有存儲器都可能存在的失效模型。
另外，Flash還有以下幾種失效模型。[!--empirenews.page--]
5)柵極編程干擾(GPD)和柵極擦除干擾(GED)：對一個存儲單元的編程或擦除操作引起同一字線上的另外單元發(fā)生錯誤的編程或擦除操作。
6)漏極編程干擾(DPD)和漏極擦除干擾(DED)：對一個存儲單元的編程或擦除操作引起同一位線上的另外單元發(fā)生錯誤的編程或擦除操作。
7)過度擦除(OE)：對存儲器的過度擦除將會導致對該存儲單元的下一次編程不起作用，從而無法得到正確的操作結果。
8)讀干擾(RD)：對一個存儲單元的讀操作引起對該單元的錯誤編程。
以上的故障都屬于陣列故障，還存在周邊電路故障。
9)地址譯碼失效(ADF);特定的地址無法存取對應存儲單元，或多個單元同時被存取，或特定的存儲單元可以被多個地址存取。
2 March C 算法：
< 基于以上列出的Flash 存儲器的故障模型，需要選擇覆蓋率高，效率高的測試算法對其進行測試驗證。
本次研究采用March C算法來實現。其表示為：
{↓↑(w0);↑(r0,w1,);↑(r1,w0);
↓(r0,w1); ↓(r1,w0); ↓↑(w0)}
其中，符號意義如下：
↑表示地址升序
↓表示地址降序
↓↑表示地址升序或或降序均可
w0寫0操作
w1寫1操作
r0讀0操作，期望值為0
r1讀1操作，期望值為1
March C算法是運行時間為10N，其中N表示存儲器的存儲容量。
其故障覆蓋率可達到90%以上。
另外，研究過程中將對March算法進行優(yōu)化。
3 硬件電路
2.需要的開發(fā)平臺
因為需要PowerPC進行處理，所以選擇高級板-Virtex-2 Pro(內置2個PowerPC,SDRAM, Ethernet,CF,SATA,音頻Codec)
需要的基本功能：內部PowerPC處理器 、 SRAM Flash 、 USB1.1/2.0、 RS-232、 LCD顯示
需要的其它資源
1.FPGA與DUT接口、DUT模塊設計
2.測試設備
PC機、萬用表、示波器等
3.方針、開發(fā)工具
ISE、EDK、CAD等。
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