隨著更多的模數(shù)轉換器(ADC)和數(shù)模轉換器(DAC)支持最新的JESD204B串行接口標準，出現(xiàn)了FPGA與這些模擬產(chǎn)品的最佳接口方式問題。FPGA供應商多年來一直支持千兆串行/解串(SERDES)收發(fā)器。然而在過去，大多數(shù)ADC和DAC不能通過這些高速串行接口進行配置，就是說FPGA與轉換器無法與任何常用標準接口，利用高串行-解串(SERDES)帶寬。

　　JESD204B接口針對支持更高速轉換器不斷增長的帶寬需求而開發(fā)，以填補該空白。作為第三代串行數(shù)據(jù)鏈路標準，JESD204B提供更高的最大通道速率(每通道高達12.5 Gbps)，支持確定延遲和諧波幀時鐘。該接口借助兼容開放市場FPGA解決方案且可擴展的高性能轉換器，可輕松傳輸大量待處理的數(shù)據(jù)。

　　大多數(shù)信號處理系統(tǒng)首先是通過其模擬或RF頻率、動態(tài)范圍和采樣速率進行定義，以建立轉換器選擇標準。然而，當與FPGA匹配進行數(shù)據(jù)處理時，無論如何都不能忽視對轉換器數(shù)字接口的考量。只要了解新型JESD204B接口并牢記一些高級考量因素，那么為您的FPGA選擇合適的JESD204B轉換器其實并不難。以下是一些關于JES204B轉換器與FPGA匹配的常見問題及解答。重點說明采用這款新型串行接口進行轉換器設計時的關鍵點。

　　FPGA對于JESD204B需要多少速度?

　　通常，設計人員實際上是問JESD204B與轉換器接口應用中FPGA需要支持的收發(fā)器線路速率。收發(fā)器是FGPA中的高速串行接口，其可以發(fā)送或接收數(shù)據(jù)及恢復內(nèi)嵌時鐘。收發(fā)器主要作為高速數(shù)據(jù)端口，與功能無關。但如果在其周圍配置合適的固件，它們可以為許多不同的接口協(xié)議提供

　　數(shù)字支持。例如，F(xiàn)PGA收發(fā)器可以充當并行至串行發(fā)射器或串行至并行接收器(圖1)。

　　圖1.例如，F(xiàn)PGA收發(fā)器可以充當并行至串行發(fā)射器或串行至并行接收器。

　　對于JESD204B這樣的高速串行接口，F(xiàn)PGA收發(fā)器可以在系統(tǒng)中以兩種方式發(fā)揮作用。當FPGA支持ADC外部數(shù)據(jù)下游采集時，它是作為串行數(shù)據(jù)接收器。當收發(fā)器接收數(shù)據(jù)時，它將高速串行流轉換為并行幀數(shù)據(jù)，在FPGA中進一步完成下游處理。將數(shù)據(jù)從串行格式轉換到并行格式前，需要用到自適應增益控制(AGC)、均衡(EQ)和時鐘/數(shù)據(jù)恢復(CDR)功能。

　　當FPGA向DAC輸送數(shù)據(jù)時，它會執(zhí)行發(fā)射器功能。作為發(fā)射器，它將形成幀數(shù)據(jù)，并通過高速接口串行發(fā)送出去。預加重功能(后續(xù)會談到)放大該信號，以使傳輸數(shù)據(jù)盡可能更完整。

　　通常情況下，系統(tǒng)的模擬采樣速率或更新速率將間接決定JESD204B接口上的FPGA收發(fā)器線路速率。轉換器的時鐘或編碼速率通過鎖相環(huán)(PLL)倍頻來實現(xiàn)JESD204B位速率。轉換器支持的最大線路速率可能不是系統(tǒng)所需，而應當通過已知的倍頻器進行調(diào)節(jié)。

　　圖2顯示了一個采用250 MSPS編碼時鐘的單一(M = 1)16位(N' = 16)ADC,它在20倍編碼時鐘速率(5 Gbps)下通過單一JESD204B通道(L = 1)發(fā)送數(shù)據(jù)。該運算包括8位/10位編碼開銷。轉換器采用與250 MSPS不同的編碼時鐘，輸出通道速率會相應地向上或向下調(diào)節(jié)至20倍的當前編碼時鐘速率。

　　圖2.采用250 MSPS編碼時鐘的單一16位ADC可以通過單一JESD204B通道在5.0 Gbps速率下輸出采樣數(shù)據(jù)。本例中，JESD204B通道速率是編碼時鐘頻率的20倍。

　　哪些轉換器特性可用于延長系統(tǒng)中的JESD204B鏈路，并仍能保持優(yōu)異的數(shù)據(jù)完整性?

　　JESD204B規(guī)范列出了符合20cm傳輸線路要求的標準。印刷電路板(PCB)走線材料的物理特性對于信號在傳輸期間會遇到何種衰減起主導作用。然而，多數(shù)轉換器和FPGA上的有源通道補償技術有助于提高鏈路性能。

　　轉換器或FPGA發(fā)射器輸出可以提高串行數(shù)據(jù)的高帶寬部分，同時保持低帶寬部分不變。該技術被稱為預加重。由于低通信號衰減首先影響信號的高帶寬部分(上升和下降時間)，預加重有助于提高串行信號傳輸距離。

　　對于接收器也一樣，DAC或FPGA可以向輸入信號提供自動增益控制和EQ,以提高傳輸線路末端可見信號的高頻部分。該技術通常具有不同的增益和均衡器設置，以幫助根據(jù)系統(tǒng)需求優(yōu)化數(shù)據(jù)恢復。除了均衡階段，Xilinx還提供內(nèi)部探測工具，從而將在FPGA中見到的數(shù)據(jù)眼形象化(圖3)。

　　圖3.在ADC至FPGA的JESD204B傳輸線路中轉換器/發(fā)射器的預加重，放大了信號的高帶寬部分，同時接收器/FPGA的均衡可恢復衰減信號。Xilinx的內(nèi)部眼掃描工具可對FPGA中的眼進行內(nèi)部探測。[!--empirenews.page--]

　　針對轉換器還能做些什么處理，以減少發(fā)送給或來自于FPGA的數(shù)據(jù)量?

　　為了減小FPGA的計算負擔，一些轉換器供應商在整個轉換器解決方案中添加了數(shù)字處理部分。一些信號處理系統(tǒng)只需使用經(jīng)濾波的信號帶寬部分。發(fā)射和處理送至或來自FPGA的全帶寬數(shù)據(jù)是一種開銷負擔，完全沒有必要。

　　例如，ADC可實現(xiàn)數(shù)字下變頻(DDC)功能，可以有效地將將每四個模擬采樣中的第一個發(fā)送給FPGA.數(shù)字濾波數(shù)據(jù)可在JESD204B接口上使用更低的數(shù)據(jù)速率，并且無需在FPGA上配置DDC時鐘。

　　相反，DAC插值功能可以允許僅使用1/4數(shù)據(jù)速率，將數(shù)據(jù)從FPGA發(fā)送至DAC,并且使用復雜算法對四個采樣中的其余三個進行數(shù)字插值。DAC插值方式僅可以傳輸數(shù)據(jù)的一個子集，然后在采用模擬格式輸出前在轉換器中完全組裝。

　　我的FPGA需要支持多少SERDES通道/轉換器?

　　無論您的鏈路是采用單一轉換器還是多個轉換器，轉換器接與FPGA接口的JESD204B通道數(shù)與線路速率、轉換器采樣速率、數(shù)據(jù)包效率直接相關。雖然轉換器可以提供四條JESD204B通道，但以1/2最大轉換器采樣速率運行的系統(tǒng)可能僅需使用兩條通道。每個轉換器可依不同的設計來實現(xiàn)不同的JESD204B通道數(shù)、速度和數(shù)據(jù)包?？刹榭崔D換器數(shù)據(jù)手冊，看看什么選項最適合您的應用。

　　我能夠將多個轉換器與單一FPGA實現(xiàn)同步嗎?

　　是的，這可以做到，只要FPGA支持的通道數(shù)足以滿足應用所需。多ADC系統(tǒng)的主要難點之一是對齊采樣信號，這些信號在從模擬至數(shù)字采樣過程中具有不同的延遲時間。JESD204B接口對系統(tǒng)參考信號(SYSREF)有相應規(guī)定。這有助于為系統(tǒng)中的各轉換器創(chuàng)立確定的延遲時間，從而為多

　　轉換器同步提供解決方案。由于JESD204B上采用數(shù)據(jù)幀，來自于多個ADC的數(shù)據(jù)幀就可以在FPGA的后處理步驟中對齊。這樣就可以校正轉換器和FPGA收發(fā)器之間的延遲不匹配。

　　同樣，F(xiàn)PGA在將數(shù)據(jù)發(fā)送至多個DAC前，可以先將數(shù)據(jù)進行幀對齊。這是考慮到那些需要通過單一或幾個FPGA來同步多個轉換器的系統(tǒng)。一些轉換器供應商還在正式技術規(guī)格外提供額外的同步功能，用于標注特定采樣。如果您的系統(tǒng)需要多轉換器同步，需盡量減少轉換器連接的JESD204B通道數(shù)，并選擇最強性能的FPGA.

　　JESD204B協(xié)議中規(guī)定，需對齊來自于多個ADC、具有不同延遲的采樣數(shù)據(jù)從而在FPGA中實現(xiàn)同步。圖4顯示了來自多個鏈路的幀數(shù)據(jù)或標記的樣本如何針對同步處理進行重對齊。

　　我的應用需要怎樣的FPGA布速來處理數(shù)據(jù)?

　　JESD204B接口采用嵌入式時鐘來進行高速串行數(shù)據(jù)傳輸。然而，F(xiàn)PGA需要更慢的參考時鐘作為主時鐘來處理數(shù)據(jù)。FPGA系列和產(chǎn)品的布速決定這一功能?？紤]FPGA需選擇哪種方式處理轉換器數(shù)據(jù)相當重要。例如，負責采集周期性離散數(shù)據(jù)集至存儲器的應用，和全速連續(xù)處理并發(fā)送數(shù)據(jù)的應用，這兩者可能需要不同的FPGA布速。

　　如何讓JESD204B在FPGA上工作?

　　該問題的另一種表達可能是“我應當從FPGA制造商那里獲得JESD204B固件的知識產(chǎn)權(IP)還是自己開發(fā)?” Xilinx等FPGA供應商均提供用于JESD204、JESD204A和JESD204B接口的自主IP解決方案。這些解決方案可能略有差異，這取決于JESD204的產(chǎn)品換代以及FPGA產(chǎn)品的收發(fā)器速度。

　　確保盡早完成轉換器選型，明確您的系統(tǒng)中需要采用的FPGA形式和相關IP.選型時應當考慮使用哪家FPGA供應商的產(chǎn)品、使用哪一代JESD204、FPGA的系列和型號，以及您內(nèi)部實現(xiàn)IP所需的技術代碼編寫能力。

　　一些JESD204B轉換器可能需要特殊的額外應用層，或是圍繞IP的代碼“包裝器”,這基本上是一套獨有的固件指令。如果是這種情況，轉換器供應商應當確認并提供應用代碼以連接FPGA IP.應當在數(shù)據(jù)手冊中列明需要哪些內(nèi)容來支持JESD204B轉換器鏈路。一些轉換器制造商還開發(fā)了一種在他們的器件和FPGA固件間進行徹底驗證測試的電池，以證明產(chǎn)品的穩(wěn)定性。

　　轉換器使用具有收發(fā)器“頻率洞”的FPGA時會出現(xiàn)問題嗎?

　　一些FPGA產(chǎn)品支持運行過程中存在間隙(無法使用已知的頻率范圍)的收發(fā)器。這會使JESD204B通道頻率規(guī)劃更復雜一點，但仍在可控范圍內(nèi)。針對轉換器采樣速率和JESD204B通道速率進行頻率規(guī)劃是使頻率遠離收發(fā)器間隙的關鍵。

　　大多數(shù)轉換器系統(tǒng)通常都有固定的采用頻率。需要對偶然的獨特應用進行支持的情況只是少數(shù)。根據(jù)系統(tǒng)轉換器的固定采樣速率和之前討論的JESD204B速率倍頻器，系統(tǒng)設計人員可以確定收發(fā)器頻率間隙是否會對系統(tǒng)造成問題。

　　即使發(fā)現(xiàn)期望的通道頻率剛好在間隙范圍內(nèi)，仍需查看轉換器數(shù)據(jù)手冊，看看是否有另一些選項可用來調(diào)整通道速率。例如，可以改變方程中的一些其他變量，如通道數(shù)量或JESD204B采用分辨率信息，來提高或降低頻率曲線，以避開收發(fā)器頻率間隙。

　　圖4.JESD204B協(xié)議中規(guī)定，對齊來自于多個ADC、具有不同延遲的采樣數(shù)據(jù)從而在FPGA中實現(xiàn)同步。來自多個鏈路的幀數(shù)據(jù)或標記的樣本可針對同步處理進行重對齊。

　　小結

　　新型轉換器與JESD204B之類的FPGA接口較為復雜，使其顯得難于處理，此時分解關鍵系統(tǒng)需求至關重要。必須了解采樣速率和JESD204B通道速率倍頻器。根據(jù)IP支持、收發(fā)器數(shù)、收發(fā)器速度和頻率間隙等因素來進行規(guī)劃和選擇合適的FGPA產(chǎn)品，有助于正確選擇轉換器。通過重點關注一些與FPGA相匹配的高級標準，可簡化選擇合適的JESD204B轉換器的過程。