當(dāng)今復(fù)雜的 FPGA 含有眾多用于實現(xiàn)各種電路與系統(tǒng)的功能塊，諸如邏輯陣列、存儲器、DSP 模塊、處理器、用于時序生成的鎖相環(huán) (PLL) 和延遲鎖定環(huán) (DLL)、標(biāo)準(zhǔn) I/O、高速數(shù)字收發(fā)器以及并行接口(PCI、DDR 等)。這些不同的功能塊通常由多個時鐘驅(qū)動，F(xiàn)PGA 一般會綜合采用外部振蕩器以及內(nèi)部 PLL 與 DLL來生成時鐘。系統(tǒng)設(shè)計人員必須決定如何綜合使用外部與內(nèi)部資源來實現(xiàn)最佳的時鐘樹設(shè)計。而可編程時鐘振蕩器用作 FPGA 系統(tǒng)的時序參考，可提供一系列優(yōu)勢。其中首要優(yōu)勢是為了實現(xiàn)時鐘樹優(yōu)化而進行高分辨率頻率選擇時所帶來的設(shè)計靈活性。另一個巨大優(yōu)勢是具有可以減少電磁干擾 (EMI) 的擴頻調(diào)制功能。

內(nèi)在可編程的硅 MEMS 時鐘振蕩器架構(gòu)能夠幫助采用 FPGA 的系統(tǒng)設(shè)計人員解決許多難題。這種微型機電系統(tǒng)架構(gòu)能夠輕松整合一些其它功能，如：用于消減 EMI 的擴頻時鐘、用于消除抖動的數(shù)控振蕩器以及高速應(yīng)用中的失效保護功能。

頻率選擇

一般系統(tǒng)需要一系列時鐘頻率。其中一些是標(biāo)準(zhǔn)頻率，這種標(biāo)準(zhǔn)化可能是出于對行業(yè)規(guī)范強制要求的考慮(如：PCI Express? 要求的 100MHz 頻率)，也可能是由于得到了廣泛的應(yīng)用(如：用于 SATA 的 75 MHz 或用于 PCITM 的33.333 MHz)。上述頻率與 I/O 接口關(guān)聯(lián)在一起，以確保實現(xiàn)互操作性，因為接口兩側(cè)可能不屬于同一系統(tǒng)。與此相對，用戶可選擇用于驅(qū)動處理器、DSP和狀態(tài)機引擎的時鐘頻率，以優(yōu)化速度、功率或資源占用。

在進行速度優(yōu)化時， 應(yīng)以最高時鐘頻率來驅(qū)動處理引擎，以使每秒運算次數(shù)達(dá)到最高。但是，時鐘周期抖動必須足夠低，以確保最小時鐘周期大于設(shè)計的臨界時序路徑，否則有可能出現(xiàn)邏輯錯誤。頻率選擇的常用方法是采用內(nèi)部 FPGA PLL 對來自標(biāo)準(zhǔn)外部參考振蕩器的高頻時鐘進行綜合。此方法只有在內(nèi)部 PLL 具有高頻分辨率和低抖動時才有效。

某些 FPGA 集成了內(nèi)部低噪聲分?jǐn)?shù)PLL，可滿足所有這些要求。在這種情況下，可以采用簡單的外部振蕩器參考。不過，許多情況下 FPGA 會采用帶有環(huán)形 VCO 和整數(shù)反饋分頻器的 PLL 來綜合不同頻率。這種 PLL 小巧靈活，比較容易設(shè)計和控制，而且功耗極低。不過，使用此類內(nèi)部 PLL 時很難同時實現(xiàn)高分辨率與低抖動。

圖 1 為整數(shù) PLL 的一般架構(gòu)。對PLL 輸出頻率的編程需綜合采用預(yù)分頻器 (P)、反饋分頻器 (M) 和后分頻器 (N)來完成，如下式所示：

PLL 反饋環(huán)路形成一個限帶控制系統(tǒng)。輸出周期抖動主要取決于參考時鐘相位噪聲 (PNin ) 和內(nèi)部 VCO 相位噪聲(PNVCO)，如下式所示：

輸入?yún)⒖紩r鐘相位噪聲和 VCO 相位噪聲與輸出相位噪聲息息相關(guān)，分別通過低通濾波器和高通濾波器響應(yīng)來體現(xiàn)，如

表達(dá)式中的 Hin 和 HVCO。HVCO 與 Hin 的截止頻率直接相關(guān)。圖 2 說明了典型二階 PLL 中 Hin 與 HVCO 的相互關(guān)系。最高 PLL 帶寬取決于相位檢測器的更新速率。大部分實際 PLL 的最高實際帶寬極限如下式所示：

例如，如果 PLL 輸入頻率是 40MHz并且 P=40，則最高實際 PLL 帶寬是100kHz。

周期抖動通過正弦濾波器響應(yīng)與相位噪聲關(guān)聯(lián)在一起，如圖 4 所示。[1] 可以看出，周期抖動在靠近 fout /2 的頻率偏移位置對整體 PLL 輸出相位噪聲更敏感。由于 PLL 帶寬遠(yuǎn)低于 fout /2，因此參考時鐘一般對周期抖動產(chǎn)生的影響較小，而內(nèi)部 VCO 相位噪聲影響更大。

更高的 PLL 帶寬可以減少內(nèi)部 VCO 對輸出周期抖動的影響，而且能夠降低整體周期抖動。大多數(shù)情況下，可以通過設(shè)定更高的帶寬來降低內(nèi)部 VCO 噪聲和改善抖動。另一方面，要實現(xiàn)高頻率分辨率需要更大的分頻器 P 值，這會限制最高 PLL 帶寬。這種矛盾要求必須在高分辨率和低抖動之間做出權(quán)衡。而采用外部高分辨率振蕩器可以緩解這一問題，原因是高分辨率可以通過外部參考來實現(xiàn)。

高性能可編程振蕩器(如 SiTIme提供的振蕩器)可以作為外部高分辨率振蕩器來使用。在采用此類振蕩器時，內(nèi)部 PLL 只需支持非常有限的頻率綜合功能，從而可以提高帶寬并降低抖動。

可編程外部參考振蕩器的另一個優(yōu)勢是允許選擇更高的頻率作為參考。這樣就能夠?qū)崿F(xiàn)帶寬更高的內(nèi)部 PLL，進而降低抖動。例如，為了滿足時序要求，某個應(yīng)用可能需要采用 RMS 周期抖動為 10 皮秒的 56MHz 時鐘。

圖 5 說明了獲取 56MHz 時鐘的兩種方法。第一種方法采用標(biāo)準(zhǔn)的 25MHz參考， 而第二種方法采用非標(biāo)準(zhǔn)的28MHz 參考。第一種方法需要較高的預(yù)分頻比，以達(dá)到所要求的分辨率，但是會導(dǎo)致更高的輸出抖動。第二種方法可以最小化 P 值而且能實現(xiàn)更高的 PLL 帶寬，從而可以降低輸出周期抖動。

大多數(shù)可編程振蕩器采用一個諧振器單元和一個或多個 PLL 來對不同頻率進行綜合。傳統(tǒng)上，石英晶體通常被選定作為穩(wěn)定諧振器。不過，其封裝難題卻限制了此類可編程振蕩器的可用性。近期，硅 MEMS 振蕩器大量上市，能夠在穩(wěn)定諧振器與高性能 PLL 方面提供高性價比的完美組合，并且適用于眾多行業(yè)的標(biāo)準(zhǔn)小型封裝。這種振蕩器為優(yōu)化 FPGA 系統(tǒng)中的時鐘樹提供了出色的FPGA 時鐘解決方案。此類時鐘還可以滿足高速收發(fā)器更加苛刻的抖動規(guī)格要求。[2]

EMI 消減

只要在可編程振蕩器中將穩(wěn)定諧振器與高性能合成器配合使用，就能夠輕松獲得許多其它有用的時鐘功能。其中之一就是用于消減 EMI 的擴頻時鐘(SSC)。

SSC 振蕩器是一種頻率經(jīng)過調(diào)制的時鐘，可以確保時鐘信號能夠在更大的頻率范圍內(nèi)傳播，從而可以減少給定頻率范圍內(nèi)的整體峰值電磁輻射。SSC的作用在基于 FPGA 的系統(tǒng)中更加明顯，因為它可以減少共享同一時鐘源的所有電路與 I/O 的 EMI。相比而言，跟蹤濾波與升高/降低控制法只能降低系統(tǒng)特定部分的 EMI。圖 6 說明了 SSC 如何降低峰值 EMI 輻射。

SSC 中的重要參數(shù)是調(diào)制范圍與調(diào)制方法(中心擴頻或向下擴頻)。諸如 SiTIme 的 SiT9001等可編程振蕩器可提供寬廣的 SSC 調(diào)制范圍——向下擴頻和中心擴頻方式下都可以達(dá)到0.5%~2%。這種菜單選擇方式使設(shè)計人員能夠在優(yōu)化 SSC 實現(xiàn)最佳系統(tǒng)性能的同時將 EMI 最小化。[3]

可編程振蕩器中分?jǐn)?shù) N PLL 所帶來的有用功能的另一個例子是數(shù)控振蕩器(DCO)。DCO 功能強大，結(jié)合 FPGA，可實現(xiàn)低帶寬、全數(shù)字 PLL，從而能夠為高端電信與網(wǎng)絡(luò)系統(tǒng)提供失效保護、故障切換或抖動消除等功能。

硅 MEMS 的優(yōu)勢

全新的硅 MEMS 振蕩器在過去幾年里顯著擴大了商用可編程振蕩器的產(chǎn)品組合。這些振蕩器使用戶能夠定制參考頻率， 選擇外部參考與FPGA 內(nèi)部 PLL 參數(shù)的最佳組合，從而實現(xiàn)最佳的時鐘樹設(shè)計。此外，設(shè)計人員還可以輕松選擇電源電壓、封裝、溫度范圍、頻率穩(wěn)定度和驅(qū)動強度以滿足應(yīng)用需求。這些振蕩器的可編程特性還能夠縮短研發(fā)周期，實現(xiàn)快速原型設(shè)計以及加快生產(chǎn)進度。

SiTIme 的單端和差分硅 MEMS 振蕩器已經(jīng)應(yīng)用到賽靈思的部分演示板中(見表 1)。目前已經(jīng)可以針對不同頻率、電壓和封裝需求訂購此類部件，以實現(xiàn)最佳的系統(tǒng)性能。