I2S總線是一種用于音頻設(shè)備間傳輸數(shù)據(jù)的串行總線標(biāo)準(zhǔn)，該總線采用獨(dú)立的時(shí)鐘線與數(shù)據(jù)線，避免了時(shí)差誘發(fā)的失真。隨著多媒體的廣泛應(yīng)用，該總線已被應(yīng)用于越來越多的數(shù)字系統(tǒng)中。

PCI總線是一種高性能的32/64位局部總線，理論最大傳輸速率可達(dá)132 Mbit/s，可支持多組外設(shè)，已經(jīng)被各類主流處理器做為總線標(biāo)注，是目前應(yīng)用最廣泛的外圍總線。如今大部分處理器并沒有集成I2S接口，但在嵌入式系統(tǒng)中CPU經(jīng)常使用PCI總線與外圍設(shè)備進(jìn)行交互，故需設(shè)計(jì)一種PCI—I2S接口轉(zhuǎn)換電路，從而實(shí)現(xiàn)CPU與外圍音頻設(shè)備進(jìn)行通信。目前實(shí)現(xiàn)此種接口轉(zhuǎn)換電路主要通過PCI接口芯片與音頻接口芯片等專用集成電路芯片在板級(jí)電路進(jìn)行組合從而實(shí)現(xiàn)基于PCI的音頻播放設(shè)備。此種電路雖然成熟可靠，但電路設(shè)計(jì)復(fù)雜、靈活性小而且需要占用大量的電路板空間。

隨著數(shù)字通信技術(shù)的發(fā)展，由于FPGA的靈活性與其較短的開發(fā)周期，在接口電路設(shè)計(jì)中的應(yīng)用已經(jīng)越來越廣泛。本文提出一種使用FPGA實(shí)現(xiàn)PIC—I2S 的接口轉(zhuǎn)換電路，不僅可以避免使用協(xié)議轉(zhuǎn)換芯片，節(jié)省電路板上的空間，而且還大幅加強(qiáng)了系統(tǒng)的靈活性，方便維護(hù)升級(jí)。

1 系統(tǒng)的硬件設(shè)計(jì)

音頻播放系統(tǒng)主要由立體聲音頻編解碼器TLN320AIC23B，F(xiàn)PGA器件XC6SLX75以及處理器PowerPC8270組成。系統(tǒng)框圖如圖1所示，CPU將原始音頻數(shù)據(jù)通過PCI總線傳至FPGA后以每組數(shù)據(jù)16 bit的格式串行傳輸至音頻芯片TLV320AIC23B，并由音頻芯片將數(shù)字量轉(zhuǎn)換為模擬音頻信號(hào)輸出。FPGA實(shí)現(xiàn)PCI接口功能和對(duì)音頻編解碼芯片的配置與數(shù)據(jù)傳輸功能，其內(nèi)部主要由PCI協(xié)議接口，I2S協(xié)議接口，I2S配置寄存器，I2C協(xié)議接口以及FIFO存儲(chǔ)器等組成。在設(shè)計(jì)PCI接口時(shí)，用戶通過發(fā)起寄存器讀寫請(qǐng)求tarO_req，去訪問后端寄存器，從寄存器交換數(shù)據(jù)，在CPU檢測到都算邏輯未使用寄存器時(shí)，可發(fā)起占用請(qǐng)求并占用寄存器(tarO_gnt被置位)，此時(shí)，PCI讀寫此寄存器中的數(shù)據(jù)。

3 音頻接口設(shè)計(jì)

在驅(qū)動(dòng)后端的音頻芯片時(shí)首先需要通過I2C接口配置音頻芯片的控制寄存器，此后根據(jù)音頻數(shù)據(jù)不同的采樣級(jí)別頻率控制FPGA產(chǎn)生的時(shí)鐘，最終音頻數(shù)據(jù)從FPGA內(nèi)部的FIFO中通過FPGA產(chǎn)生的時(shí)鐘依據(jù)I2S協(xié)議標(biāo)準(zhǔn)向音頻芯片傳輸。在FPGA中設(shè)計(jì)的音頻接口包括I2C時(shí)序協(xié)議接口模塊，I2S時(shí)鐘控制接口模塊和I2S時(shí)序協(xié)議接口模塊。

3.1 I2C接口模塊的設(shè)計(jì)

I2C總線是由飛利浦公司開發(fā)的串行總線，總線由兩根信號(hào)線構(gòu)成，其中SCLK為時(shí)鐘信號(hào)線，SDA為雙向數(shù)據(jù)線。I2C總線上的所有設(shè)備均可做為主設(shè)備，每個(gè)設(shè)備在總線上都有唯一的地址。

立體聲音頻編解碼器TLV320AIC23B中，共有11個(gè)寄存器需要配置，所有寄存器為只寫寄存器。這些寄存器分別控制芯片輸出音頻的左右耳機(jī)音量、左右功放音量、芯片電源、采樣率等參數(shù)。在芯片的配置參數(shù)傳輸時(shí)，以I2C的數(shù)據(jù)線(SDA)在時(shí)鐘線(SCLK)為高時(shí)下降沿條件作為數(shù)據(jù)的起始位，此后每當(dāng)FPGA向TLV320AIC23B傳輸8位數(shù)據(jù)時(shí)，TLV320 AIC23B在第9個(gè)時(shí)鐘時(shí)通過SDA向FPGA返回一個(gè)ACK信號(hào)。如果FPGA確認(rèn)收到ACK信號(hào)則繼續(xù)傳輸下一組數(shù)據(jù)，否則將重復(fù)傳輸此組數(shù)據(jù)。實(shí)際中示波器測量的傳輸波形如圖4所示。

3.2 I2S時(shí)鐘控制接口模塊的設(shè)計(jì)

由于不同的音頻數(shù)據(jù)有著不同的采樣級(jí)別頻率，所以在傳輸不同音頻文件時(shí)，F(xiàn)PGA提供給TLV320AIC23B的時(shí)鐘頻率不同，為使不同采樣頻率的聲音文件都能在本系統(tǒng)上正常播放，故在FPGA內(nèi)部使用其DCM由主時(shí)鐘12.288 MHz生成16 kHz和32 kHz兩種采樣時(shí)鐘頻率，接入緩沖器BUFGMUX中，并且通過在PCI的配置空間中開辟一個(gè)寄存器，寄存器的值接至BUFGMUX的選擇端，這樣通過配置PCI總線配置此寄存器即可根據(jù)播放音頻的情況選擇時(shí)鐘頻率。

3.3 I2S時(shí)序協(xié)議接口模塊的設(shè)計(jì)

I2S時(shí)序接口模塊的主時(shí)鐘由FPGA內(nèi)部提供，模塊內(nèi)通過對(duì)主時(shí)鐘進(jìn)行分頻產(chǎn)生BCLK與LRCin，模塊在每個(gè)LRCin的上升沿由緩存FIFO中讀取一個(gè)16 bit的數(shù)據(jù)放入臨時(shí)寄存器，此后在BCLK的每個(gè)上升沿依次由高至低讀取寄存器中的每一位并賦值給數(shù)據(jù)線SDIN，并且在LRCIN的下降延時(shí)重復(fù)傳輸此數(shù)據(jù)，從而完成音頻數(shù)據(jù)的I2S協(xié)議傳輸。

4 系統(tǒng)測試及結(jié)果

通過在上位機(jī)中向CPU內(nèi)部Flash燒錄一段音頻數(shù)據(jù)，此后通過訪問FPGA的配置寄存器將此段數(shù)據(jù)傳入至FPGA內(nèi)64 kB的FIFO中，后端音頻模塊檢測到FIFO非空即開始工作。首選通過邏輯仿真軟件對(duì)系統(tǒng)進(jìn)行仿真，結(jié)果如圖5所示，信號(hào)線SDIN、 LRclk，BCLK輸出結(jié)果符合I2S協(xié)議規(guī)范中左對(duì)齊模式。此后可以在音頻芯片模擬輸出端接入耳機(jī)或功放等音頻播放設(shè)備，用示波器測量其模擬輸出。結(jié)果證明此系統(tǒng)工作正常，可以按照要求播放16 kbit/s與32kbit/s WAV音頻文件。通過示波器測量的模擬輸出如圖6所示，可以看出明顯的包絡(luò)信號(hào)。通過以上結(jié)論可以看出，系統(tǒng)可以充分利用FPGA 片內(nèi)資源，從而減少對(duì)板內(nèi)面積占用并減低系統(tǒng)功耗，也易于移植入同類的嵌入式系統(tǒng)中。

在本文的基礎(chǔ)上，可以進(jìn)一步發(fā)揮FPGA的靈活性，比如在開發(fā)FPGA上支持PCI從設(shè)備DMA模式，以進(jìn)一步加強(qiáng)PCI總線的讀寫效率、I2S總線的右對(duì)齊和DSP模式等，并且可以開發(fā)語音芯片上的語音采集功能，使系統(tǒng)實(shí)現(xiàn)語音采集、轉(zhuǎn)換、傳輸?shù)裙δ堋?/p>