I2S(Inter—IC Sound)總線， 又稱 集成電路內(nèi)置音頻總線，是飛利浦公司為數(shù)字音頻設(shè)備之間的音頻數(shù)據(jù)傳輸而制定的一種總線標(biāo)準(zhǔn)，該總線專門用于音頻設(shè)備之間的數(shù)據(jù)傳輸，廣泛應(yīng)用于各種多媒體系統(tǒng)。它采用了沿獨立的導(dǎo)線傳輸時鐘與數(shù)據(jù)信號的設(shè)計，通過將數(shù)據(jù)和時鐘信號分離，避免了因時差誘發(fā)的失真，為用戶節(jié)省了購買抵抗音頻抖動的專業(yè)設(shè)備的費用。

i2s總線協(xié)議

一、I2S總線概述

音響數(shù)據(jù)的采集、處理和傳輸是多媒體技術(shù)的重要組成部分。眾多的數(shù)字音頻系統(tǒng)已經(jīng)進入消費市場，例如數(shù)字音頻錄音帶、數(shù)字聲音處理器。對于設(shè)備和生產(chǎn)廠家來說，標(biāo)準(zhǔn)化的信息傳輸結(jié)構(gòu)可以提高系統(tǒng)的適應(yīng)性。I2S(Inter—IC Sound)總線是飛利浦公司為數(shù)字音頻設(shè)備之間的音頻數(shù)據(jù)傳輸而制定的一種總線標(biāo)準(zhǔn)，該總線專責(zé)于音頻設(shè)備之間的數(shù)據(jù)傳輸，廣泛應(yīng)用于各種多媒體系統(tǒng)。

二、I2S總線規(guī)范

I2S總線擁有三條數(shù)據(jù)信號線：

1、SCK： (conTInuous serial clock) 串行時鐘

對應(yīng)數(shù)字音頻的每一位數(shù)據(jù)，SCK都有1個脈沖。SCK的頻率=2&TImes;采樣頻率&TImes;采樣位數(shù)。

2、WS： (word select) 字段(聲道)選擇

用于切換左右聲道的數(shù)據(jù)。WS的頻率=采樣頻率。

命令選擇線表明了正在被傳輸?shù)穆暤馈?/p>

WS為“1”表示正在傳輸?shù)氖亲舐暤赖臄?shù)據(jù)。

WS為“0”表示正在傳輸?shù)氖怯衣暤赖臄?shù)據(jù)。

WS可以在串行時鐘的上升沿或者下降沿發(fā)生改變，并且WS信號不需要一定是對稱的。在從屬裝置端，WS在時鐘信號的上升沿發(fā)生改變。WS總是在最高位傳輸前的一個時鐘周期發(fā)生改變，這樣可以使從屬裝置得到與被傳輸?shù)拇袛?shù)據(jù)同步的時間，并且使接收端存儲當(dāng)前的命令以及為下次的命令清除空間。

3、SD： (serial data) 串行數(shù)據(jù)

用二進制補碼表示的音頻數(shù)據(jù)。 I2S格式的信號無論有多少位有效數(shù)據(jù)，數(shù)據(jù)的最高位總是被最先傳輸(在WS變化(也就是一幀開始)后的第2個SCK脈沖處)，因此最高位擁有固定的位置，而最低位的位置則是依賴于數(shù)據(jù)的有效位數(shù)。也就使得接收端與發(fā)送端的有效位數(shù)可以不同。如果接收端能處理的有效位數(shù)少于發(fā)送端，可以放棄數(shù)據(jù)幀中多余的低位數(shù)據(jù);如果接收端能處理的有效位數(shù)多于發(fā)送端，可以自行補足剩余的位(常補足為零)。這種同步機制使得數(shù)字音頻設(shè)備的互連更加方便，而且不會造成數(shù)據(jù)錯位。為了保證數(shù)字音頻信號的正確傳輸，發(fā)送端和接收端應(yīng)該采用相同的數(shù)據(jù)格式和長度。當(dāng)然，對I2S格式來說數(shù)據(jù)長度可以不同。

對于系統(tǒng)而言，產(chǎn)生SCK和WS的信號端就是主設(shè)備，用MASTER表示，簡單系統(tǒng)示意圖如圖1所示：

圖1 簡單系統(tǒng)配置和基本接口時序

另一個基本的接口時序圖可以參看圖2所示：

圖2 I2S典型的接口時序

4、時序要求

在IIS總線中，任何設(shè)備都可以通過提供必需的時鐘信號成為系統(tǒng)的主設(shè)備置，而從屬設(shè)備通過外部時鐘信號來得到它的內(nèi)部時鐘信號，這就意味著必須重視主設(shè)備和數(shù)據(jù)以及命令選擇信號之間的傳播延遲，總的延遲主要由兩部分組成：

1.外部時鐘和從設(shè)備的內(nèi)部時鐘之間的延遲

2.內(nèi)部時鐘和數(shù)據(jù)信號以及命令選擇信號之間的延遲

對于數(shù)據(jù)和命令信號的輸入，外部時鐘和內(nèi)部時的延遲不占據(jù)主導(dǎo)的地位，它只是延長了有效的建立時間(set-up TIme)。延遲的主要部分是發(fā)送端的傳輸延遲和設(shè)置接收端所需的時間。見圖3和圖4：

圖3 Timing for IIS Transmitter

圖4 Timing for IIS Receiver

其中：

5、電氣特性

輸出電壓：

VL 《0.4V

VH》2.4V

輸入電壓

VIL=0.8V

VIH=2.0V

注：目前使用的TTL電平標(biāo)準(zhǔn)，隨著其他IC(LSI)的流行，其他電平也會支持。

i2s結(jié)構(gòu)配置

隨著WS信號的改變，導(dǎo)出一個WSP脈沖信號，進入并行移位寄存器，從而輸出數(shù)據(jù)被激活。串行數(shù)據(jù)的默認(rèn)輸入是0，因此所有位于最低位(LSB)后的數(shù)據(jù)將被設(shè)置為0。

隨著第一個WS信號的改變，WSP在SCK信號的下降沿重設(shè)計數(shù)器。在“1 out of n”譯碼器對計數(shù)器數(shù)值進行譯碼后，第一個串行的數(shù)據(jù)(MSB)在SCK時鐘信號的上升沿被存放進入B1，隨著計數(shù)器的增長，接下來的數(shù)據(jù)被依次存放進入B2到Bn中。在下一個WS信號改變的時候，數(shù)據(jù)根據(jù)WSP脈沖的變化被存放進入左(聲道)鎖存器或者右(聲道)鎖存器，并且將B2一Bn的數(shù)據(jù)清除以及計數(shù)器重設(shè)，如果有冗余的數(shù)據(jù)則最低位之后的數(shù)據(jù)將被忽略。注意：譯碼器和計數(shù)器(虛線內(nèi)的部分)可以被一個n比特移位寄存器所代替。

IIS總線接口可作為一個編碼解碼接口與外部8/16位的立體聲音頻解碼電路(CODEC IC)相連，從而實現(xiàn)微唱片和便攜式應(yīng)用。它支持IIS數(shù)據(jù)格式和MSB-Justified 數(shù)據(jù)格式。IIS總線接口為先進先出隊列FIFO的訪問提供DMA傳輸模式來取代中斷模式，可同時發(fā)送和接收數(shù)據(jù)，也可只發(fā)送或接收數(shù)據(jù)。[!--empirenews.page--]