我們在進行電路設計時，要考慮到其所受電磁干擾情況是為了提高產(chǎn)品的性能。大家知道，解決EMI問題的辦法很多，現(xiàn)代的EMI抑制方法包括：利用 EMI抑制涂層、選用合適的EMI抑制零配件和EMI仿真設計等。本文從最基本的PCB布板出發(fā)，討論PCB分層堆疊在控制EMI輻射中的作用和設計技巧。

電源匯流排

在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來得更快。然而，問題并非到此為止。由于電容呈有限頻率響應的特性，這使得電容 無法在全頻帶上生成干凈地驅(qū)動IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態(tài)電壓在去耦路徑的電感兩端會形成電壓降，這些瞬態(tài)電壓就是主要 的共模EMI干擾源。我們應該怎么解決這些問題?

就我們電路板上的IC而言，IC周圍的電源層可以看成是優(yōu)良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優(yōu)良的電源層的電感要小，從而電感所合成的瞬態(tài)信號也小，進而降低共模EMI。

當然，電源層到IC電源引腳的連線必須盡可能短，因為數(shù)位信號的上升沿越來越快，最好是直接連到IC電源引腳所在的焊盤上，這要另外討論。

為了控制共模EMI，電源層要有助于去耦和具有足夠低的電感，這個電源層必須是一個設計相當好的電源層的配對。有人可能會問，好到什么程度才算好?問題 的答案取決于電源的分層、層間的材料以及工作頻率(即IC上升時間的函數(shù))。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層的等 效電容約為75pF。顯然，層間距越小電容越大。

上升時間為100到300ps的器件并不多，但是按照目前IC的發(fā)展速度，上升時間在 100到300ps范圍的器件將占有很高的比例。對于100到 300ps上升時間的電路，3mil層間距對大多數(shù)應用將不再適用。那時，有必要采用層間距小于1mil的分層技術(shù)，并用介電常數(shù)很高的材料代替FR4介 電材料?，F(xiàn)在，陶瓷和加陶塑料可以滿足100到300ps上升時間電路的設計要求。

盡管未來可能會采用新材料和新方法，但對于今天常見的1到3ns上升時間電路、3到6mil層間距和FR4介電材料，通常足夠處理高端諧波并使瞬態(tài)信號足夠低，就是說，共模EMI可以降得很低。本文給出的PCB分層堆疊設計實例將假定層間距為3到6mil。

電磁屏蔽

從信號走線來看，好的分層策略應該是把所有的信號走線放在一層或若干層，這些層緊挨著電源層或接地層。對于電源，好的分層策略應該是電源層與接地層相鄰，且電源層與接地層的距離盡可能小，這就是我們所講的“分層”策略。

PCB堆疊

什么樣的堆疊策略有助于屏蔽和抑制EMI?以下分層堆疊方案假定電源電流在單一層上流動，單電壓或多電壓分布在同一層的不同部份。多電源層的情形稍后討論。

4層板

4層板設計存在若干潛在問題。首先，傳統(tǒng)的厚度為62mil的四層板，即使信號層在外層，電源和接地層在內(nèi)層，電源層與接地層的間距仍然過大。

如果成本要求是第一位的，可以考慮以下兩種傳統(tǒng)4層板的替代方案。這兩個方案都能改善EMI抑制的性能，但只適用于板上元件密度足夠低和元件周圍有足夠面積(放置所要求的電源覆銅層)的場合。

第一種為首選方案，PCB的外層均為地層，中間兩層均為信號/電源層。信號層上的電源用寬線走線，這可使電源電流的路徑阻抗低，且信號微帶路徑的阻抗也 低。從EMI控制的角度看，這是現(xiàn)有的最佳4層PCB結(jié)構(gòu)。第二種方案的外層走電源和地，中間兩層走信號。該方案相對傳統(tǒng)4層板來說，改進要小一些，層間 阻抗和傳統(tǒng)的4層板一樣欠佳。

如果要控制走線阻抗，上述堆疊方案都要非常小心地將走線布置在電源和接地鋪銅島的下邊。另外，電源或地層上的鋪銅島之間應盡可能地互連在一起，以確保DC和低頻的連接性。

6層板

如果4層板上的元件密度比較大，則最好采用6層板。但是，6層板設計中某些疊層方案對電磁場的屏蔽作用不夠好，對電源匯流排瞬態(tài)信號的降低作用甚微。下面討論兩個實例。

第一例將電源和地分別放在第2和第5層，由于電源覆銅阻抗高，對控制共模EMI輻射非常不利。不過，從信號的阻抗控制觀點來看，這一方法卻是非常正確的。