現(xiàn)在FPGA運(yùn)用的越來(lái)越廣泛了，F(xiàn)PGA 即現(xiàn)場(chǎng)可編程邏輯陣列。是在 CPLD 的基礎(chǔ)上發(fā)展起來(lái)的新型高性能可編程邏輯器件。FPGA 的集成度很高，其器件密度從數(shù)萬(wàn)門到數(shù)千萬(wàn)門不等，可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。新一代的 FPGA 甚至集成了中央處理器( CPU ) 或數(shù)字處理器( DSP) 內(nèi)核，在一片 FPGA 上進(jìn)行軟硬件協(xié)同設(shè)計(jì)，為實(shí)現(xiàn)片上可編程系統(tǒng)( SOPC) 提供了強(qiáng)大的硬件支持。對(duì)微型打印機(jī)的驅(qū)動(dòng)，傳統(tǒng)方法是使用單片機(jī)是實(shí)現(xiàn)對(duì)其的時(shí)序控制。隨著 FPGA 在各領(lǐng)域的普及使用，以及對(duì)微型打印機(jī)的需要，因此要實(shí)現(xiàn) FPGA 對(duì)微型打印機(jī)的時(shí)序控制。

當(dāng)前各 ASIC 芯片制造商都相繼開(kāi)發(fā)了用于各自目的的 HDL 語(yǔ)言，但是大多數(shù)都為標(biāo)準(zhǔn)化和通用化。惟一被公認(rèn)的是美國(guó)國(guó)防部開(kāi)發(fā)的 VHDL 語(yǔ)言，它已成為 IEEE ST D_1076 標(biāo)準(zhǔn)。另外從近期 HDL 語(yǔ)言發(fā)展的動(dòng)態(tài)來(lái)看，許多公司研制的硬件電路設(shè)計(jì)工具業(yè)都逐漸向 VHDL 語(yǔ)言靠攏，使得他們的硬件電路設(shè)計(jì)工具也能支持 VHDL 語(yǔ)言。

VHDL 語(yǔ)言可以支持自上而下和基于庫(kù)的設(shè)計(jì)方法，而且還支持 FPGA 的設(shè)計(jì)。

1 微型打印機(jī)簡(jiǎn)介

RD DH 型微型打印機(jī)采用熱敏加熱點(diǎn)陣打印方式，是一款體積小，打印速度快的打印輸出設(shè)備。該型打印機(jī)可采用標(biāo)準(zhǔn)并行接口，RS 232 串行接口，T TL 電平串口，485 接口，USB 接口，打印速度達(dá)到 50 m/ s，分辨率為 8 點(diǎn) / mm，384 點(diǎn) / 行，打印紙張采用 57 mm 熱敏紙。可打印國(guó)標(biāo)一、二級(jí)漢字庫(kù)中全部漢字和西文字、圖標(biāo)共 8 178 個(gè)。微型打印機(jī)并行接口與 CENTRONICS 標(biāo)準(zhǔn)接口兼容，可直接由微機(jī)并口或單片機(jī)控制。其 26 線雙排插座引腳序號(hào)如圖 1 所示。此 26 個(gè)并口各引腳信號(hào)定義如表 1 所示。

圖 1 雙排插座引腳序號(hào)

表 1 微型打印機(jī) 26 并口各引腳定義

對(duì)打印機(jī)的驅(qū)動(dòng)主要是對(duì)其工作時(shí)序進(jìn)行正確的控制，RD DH 型并行接口定時(shí)圖如圖 2 所示。

圖 2 并行接口定時(shí)圖

2 總體系統(tǒng)設(shè)計(jì)

使用 Altera 公司的 Cyclon ?系列的 FPGA 芯片 EP3C25Q240C8N 實(shí)現(xiàn)對(duì) RD DH 型微型打印機(jī)的硬件電路控制，使用 Quar tus 開(kāi)發(fā)工具，通過(guò) VHDL 語(yǔ)言實(shí)現(xiàn)對(duì)微型打印機(jī)的軟件功能實(shí)現(xiàn)。

2. 1 硬件電路設(shè)計(jì)

如圖 3 所示為打印機(jī)與 FPGA 的連接示意圖。

DATA 1~ DATA8 表示打印機(jī)的 8 個(gè)數(shù)據(jù)位，他們的邏輯“1”表示高電平，邏輯“0”表示低電平; STB 為數(shù)據(jù)選通觸發(fā)脈沖，下降沿時(shí)讀入數(shù)據(jù); ACK 為回答脈沖，低電平表示數(shù)據(jù)已被接受; BUSY 為高電平時(shí)表示打印機(jī)正忙，此時(shí)不接收數(shù)據(jù)。

由于 ACK 和 BUSY 輸出的是 5 V 的 TT L 電平，而 FPGA 的 I/ O 口標(biāo)準(zhǔn)為 3. 3 V LVCMOS 電平，因此這兩個(gè)信號(hào)作為 FPGA 的輸入信號(hào)時(shí)，要進(jìn)行分壓，保證電路正常運(yùn)行。

圖 3 FPGA 與打印機(jī)連接示意圖

2. 2 軟件設(shè)計(jì)

軟件平臺(tái)采用 A ltera 公司的 FPGA 開(kāi)發(fā)平臺(tái) Q uartus 。

Quartus 提供了一種與器件結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)者不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具( 如原理圖輸入或數(shù)字電路描述語(yǔ)言輸入) 進(jìn)行設(shè)計(jì)，利用 Quar tus 可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已寫入開(kāi)發(fā)工具軟件，設(shè)計(jì)人員無(wú)需手工優(yōu)化自己的設(shè)計(jì)。軟件的開(kāi)發(fā)流程如圖 4 所示。

圖 4 軟件開(kāi)發(fā)流程圖

使用 VHDL 硬件描述語(yǔ)言來(lái)進(jìn)行軟件設(shè)計(jì)。

對(duì)微型打印機(jī)的驅(qū)動(dòng)主要是對(duì)其工作時(shí)序進(jìn)行正確的控制，利用 VHDL 常見(jiàn)的狀態(tài)機(jī)來(lái)實(shí)現(xiàn)對(duì)打印機(jī)的工作時(shí)序的控制，根據(jù)時(shí)序圖 1 所示的時(shí)序，狀態(tài)機(jī)使用 4 個(gè)狀態(tài)，狀態(tài)轉(zhuǎn)換圖如圖 5 所示。

初始狀態(tài) STA TE0 時(shí)，數(shù)據(jù)選通觸發(fā)脈沖信號(hào) STB 置“1” ( 高電平) ，檢測(cè)打印機(jī)是否正忙，如果打印機(jī)為空閑狀態(tài)( busy= “0”) ，轉(zhuǎn)入下一狀態(tài) STAT E1，否則( busy = “1 ” ) 繼續(xù)執(zhí)行 ST AT E0; 在狀態(tài) STAT E1，將數(shù)據(jù)寫入打印機(jī)，直接轉(zhuǎn)入下一狀態(tài); 在狀態(tài) STAT E2，將數(shù)據(jù)選通觸發(fā)脈沖信號(hào) STB 置“0” ，打印機(jī)讀數(shù)據(jù)，轉(zhuǎn)入下一狀態(tài); 在狀態(tài) ST ATE3，檢測(cè)數(shù)據(jù)是否已經(jīng)被接受，若數(shù)據(jù)已被接受( ACK = “0” ) ，打印機(jī)轉(zhuǎn)入初始狀態(tài) ST AT E0，等待接受新數(shù)據(jù)，若數(shù)據(jù)未被接受( ACK = “1” ) ，繼續(xù)執(zhí)行 STAT E3 直到數(shù)據(jù)被接受。

圖 5 狀態(tài)轉(zhuǎn)換圖

3 結(jié) 語(yǔ)

使用 FPGA 與 V HDL 硬件描述語(yǔ)言設(shè)計(jì)的微型打印機(jī)驅(qū)動(dòng)，通過(guò)系統(tǒng)調(diào)試能夠完成對(duì)打印機(jī)的時(shí)序控制，目前已經(jīng)在某型測(cè)試儀中正常使用。該設(shè)計(jì)系統(tǒng)控制簡(jiǎn)單，抗干擾性強(qiáng)，可靠性高，移植性較好，能夠用于任何使用 FPGA 芯片的系統(tǒng)中，具有一定的應(yīng)用前景。