摘 要： 描述了板級設(shè)計中信號完整性的一般概念及影響信號完整性的因素和解決辦法。介紹了HyperLynx信號完整性仿真工具。通過實例說明了在FPGA開發(fā)板設(shè)計中如何應(yīng)用HyperLynx仿真工具保證板卡的信號質(zhì)量。
關(guān)鍵詞： 信號完整性；FPGA；HyperLynx

　FPGA以其體積小、集成度高、功耗低、速度快、可無限次反復(fù)編程等特點，被廣泛用于復(fù)雜系統(tǒng)的設(shè)計，已成為開發(fā)電子產(chǎn)品的首選器件。隨著IC工藝的不斷發(fā)展，F(xiàn)PGA器件的性能越來越高、速度越來越快，其外圍配套芯片的性能也隨之不斷提高。由于整個電路系統(tǒng)時鐘頻率的提升，信號的電平切換速度不斷加快，信號的邊沿不斷變陡，電磁兼容性的要求也不斷提高，因而電路板的板層特性、器件布局以及高速信號線的布線策略成為影響FPGA系統(tǒng)信號質(zhì)量的重要因素。設(shè)計人員在進(jìn)行FPGA開發(fā)板設(shè)計時，必須考慮到傳輸線效應(yīng)引起的反射、串?dāng)_、信號延遲等信號完整性問題，通過仿真技術(shù)對電路板進(jìn)行信號完整性分析，并通過材質(zhì)、器件、布局的調(diào)整，提前解除設(shè)計隱患。
1 信號完整性
信號完整性是指信號在信號線上的質(zhì)量，即信號在電路中能以正確的時序和電壓做出響應(yīng)的能力。如果信號能以要求的時序、持續(xù)時間、電壓幅值到達(dá)接收端，則認(rèn)為電路具有良好的信號完整性，否則認(rèn)為信號完整性差[1]。
2 影響信號完整性的因素
在高速電路中，由于傳輸線效應(yīng)等因素的影響，信號質(zhì)量會大大降低，信號的完整性往往無法滿足實際需求。傳輸線效應(yīng)指信號反射、延遲和時序錯誤、過沖、串?dāng)_、電磁輻射等。在電路系統(tǒng)中，傳輸線是由兩條具有一定長度的導(dǎo)體組成回路的連接線，其電流返回到地或電源，通常也可稱為延遲線，其主要任務(wù)是有效傳輸信號。從實踐經(jīng)驗中得知，一旦傳輸線的長度大于驅(qū)動器上升時間或者下降時間對應(yīng)的有效長度的1/6時，則可認(rèn)為信號為高速信號并產(chǎn)生傳輸線效應(yīng)[2]。所有信號完整性相關(guān)的傳輸線效應(yīng)都與下面四類特定噪聲源中的一個有關(guān)。
2.1 單一網(wǎng)絡(luò)的反射
在信號路徑或返回路徑上，一旦阻抗發(fā)生變化，信號就會在變化處產(chǎn)生反射，并在通過互連線的剩余部分時發(fā)生失真。如果阻抗改變的程度足夠大，則失真會導(dǎo)致錯誤的觸發(fā)。使阻抗發(fā)生改變的情況有：線寬變化、層轉(zhuǎn)換、返回路徑平面上的間隙，接插件，分支線、T形線或樁線，網(wǎng)絡(luò)末端等[3]。通過采用使路徑阻抗保持不變的拓?fù)浣Y(jié)構(gòu)(如菊花鏈結(jié)構(gòu))，或在關(guān)鍵地方放置電阻(端接匹配)可以有效控制反射。
2.2 多網(wǎng)絡(luò)間的串?dāng)_
當(dāng)網(wǎng)絡(luò)傳播信號時，有些電壓和電流能傳遞到鄰近的靜態(tài)網(wǎng)絡(luò)上，即使動態(tài)網(wǎng)絡(luò)上的信號質(zhì)量非常好，一些信號也會以有害的噪聲形式耦合到鄰近的靜態(tài)網(wǎng)絡(luò)上[3]。通過優(yōu)化相鄰信號線的物理設(shè)計，遵守高速信號線布線的“3W原則”，可以有效減少耦合，從而減小串?dāng)_。
2.3 電源分配系統(tǒng)中的軌道塌陷
當(dāng)通過電源和地路徑的電流發(fā)生變化，如芯片輸出引腳電平切換時，在電源路徑和地路徑間的阻抗上就會產(chǎn)生一個壓降，這個壓降就是電源與地間的電壓減小或塌陷。減小軌道塌陷的方法有：減小電源層和底層間介質(zhì)的厚度；芯片周圍添加去耦電容等[3]。
2.4 來自原件或系統(tǒng)的電磁干擾
當(dāng)板級時鐘頻率在100 MHz～500 MHz時，電路板極有可能干擾通信，所以必須降低它的電磁輻射。前面所提的三個信號完整性因素也同時是電磁干擾的根源，因此通過減小反射、串?dāng)_和軌道塌陷也能降低輻射。