摘要：介紹了一種用vhdl設(shè)計usb2.0功能控制器的方法，詳術(shù)了其原理和設(shè)計思想，并在fpga上予以實現(xiàn)。 關(guān)鍵詞：usb vhdl fpga在視頻存儲和圖像寬帶領(lǐng)域中，經(jīng)常遇到實時高速數(shù)據(jù)傳輸?shù)囊蟆?000年4月，由intel、microsoft、nec、compaq、lucent、phillips等公司共同制訂的usb2.0（universal serial bus）傳輸協(xié)議，其速度遠遠超過了目前使用ieee1394接口進行視頻傳輸?shù)?00mbps，達到了480mbps；而且具有即插即用的pnp（plug and play）、可進行菊花鏈?zhǔn)降募壜?lián)（通過usb hub進行外圍擴展）、可串連多達127個usb設(shè)備等優(yōu)點。應(yīng)用該協(xié)議可支持實時語音、音頻和視頻數(shù)據(jù)的傳輸。本文針對高速數(shù)據(jù)傳輸需求，根據(jù)usb2.0的協(xié)議規(guī)范，利用vhdl語言實現(xiàn)符合該協(xié)議的功能控制器，在視頻壓解系統(tǒng)中使數(shù)據(jù)在pc與外設(shè)之間高速傳輸。如圖1所示由視頻a/d采集的原始視頻數(shù)據(jù)，在philips公司生產(chǎn)的tm1300專用視頻處理器中壓縮后，通過usb控制器送至pc機。pc機的整個通過usb控制器傳輸?shù)絫m1300，解壓后發(fā)送至視頻d/a。1 控制器結(jié)構(gòu)原理usb2.0控制器結(jié)構(gòu)框圖如圖2所示。控制器主要由兩個部分組成，其一為與外設(shè)的接口，另一個是內(nèi)部協(xié)議層邏輯pl（protocol layer）。內(nèi)部存儲器仲裁器實現(xiàn)對內(nèi)部dma和外部總線對存儲器訪問之間的仲裁。pl則實現(xiàn)usb的數(shù)據(jù)i/o和控制。接口有三種：一種是與微控制器之間的功能接口；一種是與單口同步靜態(tài)存儲器（ssram）之間的接口；另外一種是與物理層之間的接口。這里符合utmi（usb transceiver macrocell interface）規(guī)范定義。

2 控制器實現(xiàn)控制器接口的信號框圖如圖3所示。存儲器采用標(biāo)準(zhǔn)的單口sram，其信號接口由32位數(shù)據(jù)線sram_data、15位地址線sram_addr及讀寫信號（sram_we和sram_rd）組成，系統(tǒng)所需sram的容量為2 15×32bit=128kb。而與微控制器之間的接口信號包括32位數(shù)據(jù)線data、18位地址線addr以及dma請求和響應(yīng)信號（dma_req和dma_ack）。由于要支持到128kb，需要17位地址線，另外還需要一根地址線來選通ssram和usb控制器內(nèi)部的寄存器，總共需要18根地址線addr[17:0]。定義如下：usb_rf_sel <= ！addr[17]；usb_mem_sel <=addr[17];第18位地址addr[17]為高時選擇緩沖存儲器，否則選擇內(nèi)部寄存器。地址addr[16:2]直接用于存儲器ssram的地址。2.1 utmi接口utmi接口信號包括：與發(fā)送數(shù)據(jù)相關(guān)的信號（txvalid、txready等），與接收數(shù)據(jù)相關(guān)的信號（rxactive、rxvalid、rxerror等）以及16位雙向數(shù)據(jù)線。

在物理層，該控制器需要一個外部的usb收發(fā)器（transceiver），本文采用的是philips公司的isp1501芯片。該芯片用作usb2.0的模擬前端，從usb電纜來的差分信號進行反轉(zhuǎn)不歸零碼（nrzi）解碼和位解填充轉(zhuǎn)換成16位并行數(shù)據(jù)；反之，16位并行數(shù)據(jù)通過一個差分驅(qū)動電路經(jīng)過串行化、位填充和nrzi編碼輸出到usb電纜上。isp1501通過管腳mode0和mode1決定收發(fā)器的工作模式，共有4種工作模式：mode[1:0]為“00”時，收發(fā)器處于斷開狀態(tài)；為“01”時處于全速（full speed）模式（此時usb帶寬為12mb/s）；為“10”時是高速（high speed）模式（此時usb最大帶寬是480mb/s）；為“11”時是hs chirp模式。utmi接口通過譯碼mode[1:0]來控制isp1501在hs和fs之間轉(zhuǎn)變。if mode_hs='1'thenmode<='10'elsif mode_hs='0'thenmode<='01'end if;2.2 協(xié)議層控制器的核心邏輯位于pl（protocl layer）模塊，負(fù)責(zé)