作者：王 勇 李德華 薛 雷 錢錚鐵 何 偉 摘要：結合高速dsp圖像處理系統(tǒng)討論了高速數(shù)字電路中的信號完整性問題，分析了系統(tǒng)中信號反射、串擾、地彈等現(xiàn)象破壞信號完整性的原因，通過先進is工具的輔助設計，找出了確保系統(tǒng)信號完整性的具體方法。 關鍵詞：高速電路設計 信號完整性 dsp系統(tǒng) 深亞微米工藝在ic設計中的使用使得芯片的集成規(guī)模更大、體積越來越小、引腳數(shù)越來越多；由于近年來ic工藝的發(fā)展，使得其速度越來越高。從而，使得信號完整性問題引起電子設計者廣泛關注。 在視頻處理系統(tǒng)中，多維并行輸入輸出信號的頻率一般都在百兆赫茲以上，而且對時序的要求也非常嚴格。本文以dsp圖像處理系統(tǒng)為背景，對信號完整性進行準確的理論分析，對信號完整性涉及的典型問題[1]——不確定狀態(tài)、傳輸線效應、反射、串擾、地彈等進行深入研究，并且從實際系統(tǒng)入手，利用is仿真軟件尋找有效的途徑，解決系統(tǒng)的信號完整性問題。1 系統(tǒng)簡介 為了提高算法效率，實時處理圖像信息，本圖像處理系統(tǒng)是基于dsp+fpga結構設計的。系統(tǒng)由saa7111a視頻***、ti公司的tms320c6701 dsp、altera公司的eplk50qc208 fpga、pci9054 pci接口控制器以及sbram、sdram、fifo、flash等構成。fpga是整個系統(tǒng)的時序控制中心和數(shù)據(jù)交換的橋梁，而且能夠對圖像數(shù)據(jù)實現(xiàn)快速底層處理。dsp是整個系統(tǒng)實時處理高級算法的核心器件。系統(tǒng)結構框圖如圖1所示。 在整個系統(tǒng)中，pcb電路板的面積僅為15cm×l5cm，系統(tǒng)時鐘頻率高達167mhz，時鐘沿時間為0．6ns。由于系統(tǒng)具有快斜率瞬變和極高的工作頻率以及很大的電路密度，使得如何處理高速信號問題成為一個制約設計成功的關鍵因素。2 系統(tǒng)中信號完整性問題及解決方案2．1 信號完整性問題產生機理 信號的完整性是指信號通過物理電路傳輸后，信號接收端看到的波形與信號發(fā)送端發(fā)送的波形在容許的誤差范圍內保持一致，并且空間鄰近的傳輸信號間的相互影響也在容許的范圍之內。因此，信號完整性分析的主要目標是保證高速數(shù)字信號可靠的傳輸。實際信號總是存在電壓的波動，如圖2所示。在a、b兩點由于過沖和振鈴[2]的存在使信號振幅落入陰影部分的不確定區(qū)，可能會導致錯誤的邏輯電平發(fā)生。總線信號傳輸?shù)那闆r更加復雜，任何一個信號發(fā)生相位上的超前或滯后都可能使總線上數(shù)據(jù)出錯，如圖3所示。圖中，clk為時鐘信號，d0、d1、d2、d3是數(shù)據(jù)總線上的信號，系統(tǒng)允許信號最大的建立時間[1]為△t。在正常情況下，d0、d1、d2、d3信號建立時間△t1△t，系統(tǒng)在△t時刻將從總線上得到錯誤數(shù)據(jù)信息，產生錯誤的控制信號，擾亂了正常工作，使信號完整性問題更加復雜，如圖3(b)所示。2．2 信號的反射 信號的反射就是指在傳輸線端點上有回波。當傳輸線上的阻抗不連續(xù)時，就會導致信號反射的發(fā)生。在這里，以圖4所示的理想傳輸線模型來分析與信號反射有關的重要參數(shù)。圖中，理想傳輸線l被內阻為ro的數(shù)字信號驅動源vs驅動，傳輸線的特性阻抗為zo，負載阻抗為rl。在臨界阻抗情況下，ro＝zo=rl，傳輸線的阻抗是連續(xù)的，不會發(fā)生任何反射。在實際系統(tǒng)中由于臨界阻尼情況很難滿足，所以最可靠的適用方式是輕微的過阻尼，因為這種情況沒有能量反射回源端。 負載端阻抗與傳輸線阻抗不匹配會在負載端(b點)反射一部分信號回源端(a點)，反射電壓信號的幅值由負載反射系數(shù)幾決定，可由下式求出：pl=(rl-z0)/(rl+z0) (1) 式中，pl稱為負載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。由式(1)可知—1≤pl≤+1，當rl=zo時，pl＝0，不會發(fā)生反射。可見，只要根據(jù)傳輸線的特性阻抗進行終端匹配，就能消除反射。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負。當rl0，處于欠阻尼狀態(tài)，反射波極性為正。當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)ps決定，可由下式求出：ps=(r0-zo)/(r0+z0) (2)在高速數(shù)字系統(tǒng)中，傳輸線的長度符合下式時應使用端接技術：l>tr/(2tpdl) (3) 式中，l為傳輸線線長，tr為源端信號的上升時間，tpdl為傳輸線上每單位長度的帶載傳輸延遲。即當tr小于2td(td為傳輸延時)時，源端完整的電平轉移將發(fā)生在從傳輸線的接收端反射回源端的反射波到達源端之前，這需要使用端接匹配技術，否則會在傳輸線上引起振鈴。 結合圖1設計本系統(tǒng)時，采用mentorgraphics公司的信號完整性分析工具interconnectsynthesis(is)，信號驅動器和接收器均使用ttl_s工藝器件的ibis模型進行電路仿真，選擇出正確的布線策略和端接方式。dsp與sbsram接口的時鐘高達167mhz，時鐘傳輸和延時極小，很容易在信號線出現(xiàn)反射現(xiàn)象。根