本章介紹Verilog HDL的基本要素，包括標(biāo)識(shí)符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語(yǔ)言中的兩種數(shù)據(jù)類(lèi)型。

3.1 標(biāo)識(shí)符

Verilog HDL中的標(biāo)識(shí)符(idenTIfier)可以是任意一組字母、數(shù)字、$符號(hào)和_(下劃線)符號(hào)的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。另外，標(biāo)識(shí)符是區(qū)分大小寫(xiě)的。以下是標(biāo)識(shí)符的幾個(gè)例子：

Count

COUNT //與Count不同。

_R1_D2

R56_68

FIVE$

轉(zhuǎn)義標(biāo)識(shí)符(escaped idenTIfier )可以在一條標(biāo)識(shí)符中包含任何可打印字符。轉(zhuǎn)義標(biāo)識(shí)符以\ (反斜線)符號(hào)開(kāi)頭，以空白結(jié)尾(空白可以是一個(gè)空格、一個(gè)制表字符或換行符)。下面例舉了幾個(gè)轉(zhuǎn)義標(biāo)識(shí)符：

\7400

\.*.$

\{******}

\~Q

\OutGate 與OutGate相同。

最后這個(gè)例子解釋了在一條轉(zhuǎn)義標(biāo)識(shí)符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識(shí)符的一部分。也就是說(shuō)，標(biāo)識(shí)符\OutGate 和標(biāo)識(shí)符OutGate恒等。

Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語(yǔ)言中的所有保留字。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。例如，標(biāo)識(shí)符always(這是個(gè)關(guān)鍵詞)與標(biāo)識(shí)符ALWAYS(非關(guān)鍵詞)是不同的。

另外，轉(zhuǎn)義標(biāo)識(shí)符與關(guān)鍵詞并不完全相同。標(biāo)識(shí)符\iniTIal 與標(biāo)識(shí)符iniTIal(這是個(gè)關(guān)鍵詞)不同。注意這一約定與那些轉(zhuǎn)義標(biāo)識(shí)符不同。

3.2 注釋

在Verilog HDL中有兩種形式的注釋。

/*第一種形式:可以擴(kuò)展至

多行 */

//第二種形式:在本行結(jié)束。

3.3 格式

Verilog HDL區(qū)分大小寫(xiě)。也就是說(shuō)大小寫(xiě)不同的標(biāo)識(shí)符是不同的。此外，Verilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)。白空(新行、制表符和空格)沒(méi)有特殊意義。下面通過(guò)實(shí)例解釋說(shuō)明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一樣:

initial

begin

Top = 3' b001;

#2 Top = 3' b011;

end

3.4 系統(tǒng)任務(wù)和函數(shù)

以$字符開(kāi)始的標(biāo)識(shí)符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機(jī)制。這種機(jī)制可在設(shè)計(jì)的不同部分被調(diào)用。任務(wù)可以返回0個(gè)或多個(gè)值。函數(shù)除只能返回一個(gè)值以外與任務(wù)相同。此外，函數(shù)在0時(shí)刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。

$display ("Hi, you have reached LT today");

/* $display 系統(tǒng)任務(wù)在新的一行中顯示。*/

$time

//該系統(tǒng)任務(wù)返回當(dāng)前的模擬時(shí)間。

系統(tǒng)任務(wù)和系統(tǒng)函數(shù)在第10章中詳細(xì)講解。

3.5 編譯指令

以`(反引號(hào))開(kāi)始的某些標(biāo)識(shí)符是編譯器指令。在Verilog 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過(guò)程中有效(編譯過(guò)程可跨越多個(gè)文件)，直到遇到其它的不同編譯程序指令。完整的標(biāo)準(zhǔn)編譯器指令如下:

* `define, `undef

* `ifdef, `else, `endif

* `default_nettype

* `include

* `resetall

* `timescale

* `unconnected_drive, `nounconnected_drive

* `celldefine, `endcelldefine

3.5.1 `define 和`undef

`define指令用于文本替換，它很像C語(yǔ)言中的#define 指令，如:

`define MAX_BUS_SIZE 32

. . .

reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦`define 指令被編譯，其在整個(gè)編譯過(guò)程中都有效。例如，通過(guò)另一個(gè)文件中的`define指令，MAX_BUS_SIZE 能被多個(gè)文件使用。

`undef 指令取消前面定義的宏。例如:

`define WORD 16 //建立一個(gè)文本宏替代。

. . .

wire [ `WORD : 1] Bus;

. . .

`undef WORD

// 在`undef編譯指令后, WORD的宏定義不再有效.

3.5.2 `ifdef、`else 和`endif

這些編譯指令用于條件編譯，如下所示：

`ifdef WINDOWS

parameter WORD_SIZE = 16

`else

parameter WORD_SIZE = 32

`endif

在編譯過(guò)程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數(shù)聲明，否則選擇第二種參數(shù)說(shuō)明。

`else 程序指令對(duì)于`ifdef 指令是可選的。

3.5.3 `default_nettype

該指令用于為隱式線網(wǎng)指定線網(wǎng)類(lèi)型。也就是將那些沒(méi)有被說(shuō)明的連線定義線網(wǎng)類(lèi)型。

`default_nettype wand

該實(shí)例定義的缺省的線網(wǎng)為線與類(lèi)型。因此，如果在此指令后面的任何模塊中沒(méi)有說(shuō)明的連線，那么該線網(wǎng)被假定為線與類(lèi)型。

3.5.4 `include

`include 編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對(duì)路徑名定義，也可以用全路徑名定義, 例如:

`include " . . / . . /primitives.v"

編譯時(shí)，這一行由文件“../../primitives.v” 的內(nèi)容替代。

3.5.5 `resetall

該編譯器指令將所有的編譯指令重新設(shè)置為缺省值。

`resetall

例如，該指令使得缺省連線類(lèi)型為線網(wǎng)類(lèi)型。

3.5.6 `timescale

在Verilog HDL 模型中，所有時(shí)延都用單位時(shí)間表述。使用`timescale編譯器指令將時(shí)間單位與實(shí)際時(shí)間相關(guān)聯(lián)。該指令用于定義時(shí)延的單位和時(shí)延精度。`timescale編譯器指令格式為：

`timescale time_unit / time_precision

time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：

`timescale 1ns/100ps

表示時(shí)延單位為1ns, 時(shí)延精度為100ps。`timescale 編譯器指令在模塊說(shuō)明外部出現(xiàn), 并且影響后面所有的時(shí)延值。例如:

`timescale 1ns/ 100ps

module AndFunc (Z, A, B);

output Z;

input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);

//規(guī)定了上升及下降時(shí)延值。

endmodule

編譯器指令定義時(shí)延以ns為單位，并且時(shí)延精度為1/10 ns(100 ps)。因此，時(shí)延值5.22對(duì)應(yīng)5.2 ns, 時(shí)延6.17對(duì)應(yīng)6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,[!--empirenews.page--]

`timescale 10ns/1ns

那么5.22對(duì)應(yīng)52ns, 6.17對(duì)應(yīng)62ns。

在編譯過(guò)程中，`timescale指令影響這一編譯器指令后面所有模塊中的時(shí)延值，直至遇到另一個(gè)`timescale指令或`resetall指令。當(dāng)一個(gè)設(shè)計(jì)中的多個(gè)模塊帶有自身的`timescale編譯指令時(shí)將發(fā)生什么?在這種情況下，模擬器總是定位在所有模塊的最小時(shí)延精度上，并且所有時(shí)延都相應(yīng)地?fù)Q算為最小時(shí)延精度。例如，

`timescale 1ns/ 100ps

module AndFunc (Z, A, B);

output Z;

input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);

endmodule

`timescale 10ns/ 1ns

module TB;

reg PutA, PutB;

wire GetO;

initial

begin

PutA = 0;

PutB = 0;

#5.21 PutB = 1;

#10.4 PutA = 1;

#15 PutB = 0;

end

AndFunc AF1(GetO, PutA, PutB);

endmodule

在這個(gè)例子中，每個(gè)模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應(yīng)用于時(shí)延。因此，在第一個(gè)模塊中，5.22對(duì)應(yīng)5.2 ns, 6.17對(duì)應(yīng)6.2 ns; 在第二個(gè)模塊中5.21對(duì)應(yīng)52 ns, 10.4對(duì)應(yīng)104 ns, 15對(duì)應(yīng)150 ns。如果仿真模塊TB，設(shè)計(jì)中的所有模塊最小時(shí)間精度為100 ps。因此，所有延遲(特別是模塊TB中的延遲)將換算成精度為100 ps。延遲52 ns現(xiàn)在對(duì)應(yīng)520*100 ps，104對(duì)應(yīng)1040*100 ps，150對(duì)應(yīng)1500*100 ps。更重要的是，仿真使用100 ps為時(shí)間精度。如果仿真模塊AndFunc，由于模塊TB不是模塊AddFunc的子模塊，模塊TB中的`timescale程序指令將不再有效。

3.5.7 `unconnected_drive和`nounconnected_drive

在模塊實(shí)例化中，出現(xiàn)在這兩個(gè)編譯器指令間的任何未連接的輸入端口或者為正偏電路狀態(tài)或者為反偏電路狀態(tài)。

`unconnected_drive pull1

. . .

/*在這兩個(gè)程序指令間的所有未連接的輸入端口為正偏電路狀態(tài)(連接到高電平)*/

`nounconnected_drive

`unconnected_drive pull0

. . .

/*在這兩個(gè)程序指令間的所有未連接的輸入端口為反偏電路狀態(tài)(連接到低電平)*/

`nounconnected_drive

3.5.8 `celldefine 和 `endcelldefine

這兩個(gè)程序指令用于將模塊標(biāo)記為單元模塊。它們表示包含模塊定義，如下例所示。

`celldefine

module FD1S3AX (D, CK, Z) ;

. . .

endmodule

`endcelldefine

某些PLI例程使用單元模塊。

3.6 值集合

Verilog HDL有下列四種基本的值：

1) 0：邏輯0或“假”

2) 1：邏輯1或“真”

3) x：未知

4) z：高阻

注意這四種值的解釋都內(nèi)置于語(yǔ)言中。如一個(gè)為z的值總是意味著高阻抗，一個(gè)為0的值通常是指邏輯0。

在門(mén)的輸入或一個(gè)表達(dá)式中的為“z”的值通常解釋成“x”。此外，x值和z值都是不分大小寫(xiě)的，也就是說(shuō)，值0x1z與值0X1Z相同。Verilog HDL中的常量是由以上這四類(lèi)基本值組成的。

Verilog HDL中有三類(lèi)常量：

1) 整型

2) 實(shí)數(shù)型

3) 字符串型

下劃線符號(hào)(_)可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒(méi)有意義。它們能用來(lái)提高易讀性;唯一的限制是下劃線符號(hào)不能用作為首字符。

3.6.1 整型數(shù)

整型數(shù)可以按如下兩種方式書(shū)寫(xiě)：

1) 簡(jiǎn)單的十進(jìn)制數(shù)格式

2) 基數(shù)格式

1. 簡(jiǎn)單的十進(jìn)制格式

這種形式的整數(shù)定義為帶有一個(gè)可選的 “+”(一元)或 “-”(一元)操作符的數(shù)字序列。下面是這種簡(jiǎn)易十進(jìn)制形式整數(shù)的例子。

32 十進(jìn)制數(shù)32

-15 十進(jìn)制數(shù)-15

這種形式的整數(shù)值代表一個(gè)有符號(hào)的數(shù)。負(fù)數(shù)可使用兩種補(bǔ)碼形式表示。因此32在5位的二進(jìn)制形式中為10000，在6位二進(jìn)制形式中為110001;-15在5位二進(jìn)制形式中為10001，在6位二進(jìn)制形式中為110001。

2. 基數(shù)表示法

這種形式的整數(shù)格式為：

[size ] 'base value

size 定義以位計(jì)的常量的位長(zhǎng);base為o或O(表示八進(jìn)制)，b或B(表示二進(jìn)制)，d或D(表示十進(jìn)制)，h或H(表示十六進(jìn)制)之一;value是基于base的值的數(shù)字序列。值x和z以及十六進(jìn)制中的a到f不區(qū)分大小寫(xiě)。

下面是一些具體實(shí)例：

5'O37 5位八進(jìn)制數(shù)

4'D2 4位十進(jìn)制數(shù)

4'B1x_01 4位二進(jìn)制數(shù)

7'Hx 7位x(擴(kuò)展的x), 即xxxxxxx

4'hZ 4位z(擴(kuò)展的z) , 即zzzz

4'd-4 非法：數(shù)值不能為負(fù)

8'h 2 A 在位長(zhǎng)和字符之間,以及基數(shù)和數(shù)值之間允許出現(xiàn)空格

3'b001 非法: ` 和基數(shù)b之間不允許出現(xiàn)空格

(2+3)'b10 非法:位長(zhǎng)不能夠?yàn)楸磉_(dá)式

注意，x(或z)在十六進(jìn)制值中代表4位x(或z)，在八進(jìn)制中代表3位x(或z)，在二進(jìn)制中代表1位x(或z)。

基數(shù)格式計(jì)數(shù)形式的數(shù)通常為無(wú)符號(hào)數(shù)。這種形式的整型數(shù)的長(zhǎng)度定義是可選的。如果沒(méi)有定義一個(gè)整數(shù)型的長(zhǎng)度，數(shù)的長(zhǎng)度為相應(yīng)值中定義的位數(shù)。下面是兩個(gè)例子：

'o721 9位八進(jìn)制數(shù)

'hAF 8位十六進(jìn)制數(shù)

如果定義的長(zhǎng)度比為常量指定的長(zhǎng)度長(zhǎng)，通常在左邊填0補(bǔ)位。但是如果數(shù)最左邊一位為x或z，就相應(yīng)地用x或z在左邊補(bǔ)位。例如：

10'b10 左邊添0占位, 0000000010

10'bx0x1 左邊添x占位,xxxxxxx0x1

如果長(zhǎng)度定義得更小，那么最左邊的位相應(yīng)地被截?cái)?。例如?/p>

3'b1001_0011與3'b011 相等

5'H0FFF 與5'H1F 相等

?字符在數(shù)中可以代替值z(mì)在值z(mì)被解釋為不分大小寫(xiě)的情況下提高可讀性(參見(jiàn)第8章)。

3.6.2 實(shí)數(shù)

實(shí)數(shù)可以用下列兩種形式定義：

1) 十進(jìn)制計(jì)數(shù)法;例如

2.0

5.678

11572.12

0.1

2. //非法：小數(shù)點(diǎn)兩側(cè)必須有1位數(shù)字

2) 科學(xué)計(jì)數(shù)法; 這種形式的實(shí)數(shù)舉例如下：

23_5.1e2 其值為23510.0; 忽略下劃線

3.6E2 360.0 (e與E相同)

5E-4 0.0005[!--empirenews.page--]

Verilog語(yǔ)言定義了實(shí)數(shù)如何隱式地轉(zhuǎn)換為整數(shù)。實(shí)數(shù)通過(guò)四舍五入被轉(zhuǎn)換為最相近的整數(shù)。

42.446， 42.45 轉(zhuǎn)換為整數(shù)42

92.5, 92.699 轉(zhuǎn)換為整數(shù)93

-15.62 轉(zhuǎn)換為整數(shù)-16

-26.22 轉(zhuǎn)換為整數(shù)-26

3.6.3 字符串

字符串是雙引號(hào)內(nèi)的字符序列。字符串不能分成多行書(shū)寫(xiě)。例如:

"INTERNAL ERROR"

"REACHED->HERE"

用8位ASCII值表示的字符可看作是無(wú)符號(hào)整數(shù)。因此字符串是8位ASCII值的序列。為存儲(chǔ)字符串“INTERNAL ERROR”，變量需要8*14位。

reg [1 : 8*14] Message;

. . .

Message = "INTERNAL ERROR"

反斜線 (\ ) 用于對(duì)確定的特殊字符轉(zhuǎn)義。

\n 換行符

\t 制表符

\\ 字符\本身

\" 字符"

\206 八進(jìn)制數(shù)206對(duì)應(yīng)的字符

3.7 數(shù)據(jù)類(lèi)型

Verilog HDL 有兩大類(lèi)數(shù)據(jù)類(lèi)型。

1) 線網(wǎng)類(lèi)型。net type 表示Verilog結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動(dòng)元件的值決定，例如連續(xù)賦值或門(mén)的輸出。如果沒(méi)有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)的缺省值為z。

2) 寄存器類(lèi)型。register type表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句和initial語(yǔ)句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來(lái)。寄存器類(lèi)型的變量具有x 的缺省值。

3.7.1 線網(wǎng)類(lèi)型

線網(wǎng)數(shù)據(jù)類(lèi)型包含下述不同種類(lèi)的線網(wǎng)子類(lèi)型。

* wire

* tri

* wor

* trior

* wand

* triand

* trireg

* tri1

* tri0

* supply0

* supply1

簡(jiǎn)單的線網(wǎng)類(lèi)型說(shuō)明語(yǔ)法為：

net_kind [msb:lsb] net1, net2, . . . , netN;

net_kind 是上述線網(wǎng)類(lèi)型的一種。msb和lsb 是用于定義線網(wǎng)范圍的常量表達(dá)式;范圍定義是可選的;如果沒(méi)有定義范圍，缺省的線網(wǎng)類(lèi)型為1位。下面是線網(wǎng)類(lèi)型說(shuō)明實(shí)例。

wire Rdy, Start; //2個(gè)1位的連線。

wand [2:0] Addr; //Addr是3位線與。

當(dāng)一個(gè)線網(wǎng)有多個(gè)驅(qū)動(dòng)器時(shí)，即對(duì)一個(gè)線網(wǎng)有多個(gè)賦值時(shí)，不同的線網(wǎng)產(chǎn)生不同的行為。例如，

wor Rde;

. . .

assign Rde = Blt & Wyl;

. . .

assign Rde = Kbl | Kip;

本例中，Rde有兩個(gè)驅(qū)動(dòng)源，分別來(lái)自于兩個(gè)連續(xù)賦值語(yǔ)句。由于它是線或線網(wǎng)，Rde的有效值由使用驅(qū)動(dòng)源的值(右邊表達(dá)式的值)的線或(wor)表(參見(jiàn)后面線或網(wǎng)的有關(guān)章節(jié))決定。

1. wire和tri線網(wǎng)

用于連接單元的連線是最常見(jiàn)的線網(wǎng)類(lèi)型。連線與三態(tài)線(tri)網(wǎng)語(yǔ)法和語(yǔ)義一致;三態(tài)線可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線的線網(wǎng)類(lèi)型;并且沒(méi)有其他特殊的意義。

wire Reset;

wire [3:2] Cla, Pla, Sla;

tri [ MSB-1 : LSB +1] Art;

如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(或三態(tài)線網(wǎng))，線網(wǎng)的有效值由下表決定。

wire (或 tri) 0 1 x z

0 0 x x 0

1 x 1 x 1

x x x x x

z 0 1 x z

下面是一個(gè)具體實(shí)例：

assign Cla = Pla & Sla;

. . .

assign Cla = Pla ^ Sla;

在這個(gè)實(shí)例中，Cla有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值(右側(cè)表達(dá)式的值)用于在上表中索引，以便決定Cla的有效值。由于Cla是一個(gè)向量，每位的計(jì)算是相關(guān)的。例如，如果第一個(gè)右側(cè)表達(dá)式的值為01x, 并且第二個(gè)右測(cè)表達(dá)式的值為11z，那么Cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1，第三位x 和z在表中索引到x)。

2. wor和trior線網(wǎng)

線或指如果某個(gè)驅(qū)動(dòng)源為1，那么線網(wǎng)的值也為1。線或和三態(tài)線或(trior)在語(yǔ)法和功能上是一致的。

wor [MSB:LSB] Art;

trior [MAX-1: MIN-1] Rdx, Sdx, Bdx;

如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)這類(lèi)網(wǎng)，網(wǎng)的有效值由下表決定。

wor (或 trior) 0 1 x z

0 0 1 x 0

1 1 1 1 1

x x 1 x x

z 0 1 x z

3. wand和triand線網(wǎng)

線與(wand)網(wǎng)指如果某個(gè)驅(qū)動(dòng)源為0，那么線網(wǎng)的值為0。線與和三態(tài)線與(triand)網(wǎng)在語(yǔ)法和功能上是一致的。

wand [-7 : 0] Dbus;

triand Reset, Clk;

如果這類(lèi)線網(wǎng)存在多個(gè)驅(qū)動(dòng)源，線網(wǎng)的有效值由下表決定。

wand (或 triand) 0 1 x z

0 0 0 0 0

1 0 1 x 1

x 0 x x x

z 0 1 x z

4. trireg線網(wǎng)

此線網(wǎng)存儲(chǔ)數(shù)值(類(lèi)似于寄存器)，并且用于電容節(jié)點(diǎn)的建模。當(dāng)三態(tài)寄存器(trireg)的所有驅(qū)動(dòng)源都處于高阻態(tài)，也就是說(shuō)，值為z時(shí)，三態(tài)寄存器線網(wǎng)保存作用在線網(wǎng)上的最后一個(gè)值。此外，三態(tài)寄存器線網(wǎng)的缺省初始值為x。

trireg [1:8] Dbus, Abus;

5. tri0和tri1線網(wǎng)

這類(lèi)線網(wǎng)可用于線邏輯的建模，即線網(wǎng)有多于一個(gè)驅(qū)動(dòng)源。tri0(tri1)線網(wǎng)的特征是，若無(wú)驅(qū)動(dòng)源驅(qū)動(dòng)，它的值為0(tri1的值為1)。

tri0 [-3:3] GndBus;

tri1 [0:-5] OtBus, ItBus;

下表顯示在多個(gè)驅(qū)動(dòng)源情況下tri0或tri1網(wǎng)的有效值。

tri0 (tri1) 0 1 x z

0 0 x x 0

1 x 1 x 1

x x x x x

z 0 1 x 0(1)

6. supply0和supply1線網(wǎng)

supply0用于對(duì)“地”建模，即低電平0;supply1網(wǎng)用于對(duì)電源建模，即高電平1;例如:

supply0 Gnd, ClkGnd;

supply1 [2:0] Vcc;

3.7.2 未說(shuō)明的線網(wǎng)

在Verilog HDL中，有可能不必聲明某種線網(wǎng)類(lèi)型。在這樣的情況下，缺省線網(wǎng)類(lèi)型為1位線網(wǎng)。

可以使用`default_nettype編譯器指令改變這一隱式線網(wǎng)說(shuō)明方式。使用方法如下：

`default_nettype net_kind

例如，帶有下列編譯器指令：

`default_nettype wand

任何未被說(shuō)明的網(wǎng)缺省為1位線與網(wǎng)。

3.7.3 向量和標(biāo)量線網(wǎng)

在定義向量線網(wǎng)時(shí)可選用關(guān)鍵詞scalared 或vectored。如果一個(gè)線網(wǎng)定義時(shí)使用了關(guān)鍵詞vectored, 那么就不允許位選擇和部分選擇該線網(wǎng)。換句話說(shuō)，必須對(duì)線網(wǎng)整體賦值(位選擇和部分選擇在下一章中講解)。例如:[!--empirenews.page--]

wire vectored [3:1] Grb;

//不允許位選擇Grb[2]和部分選擇Grb [3:2]

wor scalared [4:0] Best;

//與wor [4:0] Best相同，允許位選擇Best [2]和部分選擇Best [3:1]。

如果沒(méi)有定義關(guān)鍵詞，缺省值為標(biāo)量。

3.7.4 寄存器類(lèi)型

有5種不同的寄存器類(lèi)型。

* reg

* integer

* time

* real

* realtime

1. reg寄存器類(lèi)型

寄存器數(shù)據(jù)類(lèi)型reg是最常見(jiàn)的數(shù)據(jù)類(lèi)型。reg類(lèi)型使用保留字reg加以說(shuō)明，形式如下：

reg [ msb: lsb] reg1, reg2, . . . regN;

msb和lsb 定義了范圍，并且均為常數(shù)值表達(dá)式。范圍定義是可選的;如果沒(méi)有定義范圍，缺省值為1位寄存器。例如：

reg [3:0] Sat; //Sat為4 位寄存器。

reg Cnt; //1位寄存器。

reg [1:32] Kisp, Pisp, Lisp;

寄存器可以取任意長(zhǎng)度。寄存器中的值通常被解釋為無(wú)符號(hào)數(shù), 例如：

reg [1:4] Comb;

. . .

Comb = -2; //Comb 的值為14(1110)，1110是2的補(bǔ)碼。

Comb = 5; //Comb的值為15(0101)。

2. 存儲(chǔ)器

存儲(chǔ)器是一個(gè)寄存器數(shù)組。存儲(chǔ)器使用如下方式說(shuō)明：

reg [ msb: 1sb] memory1 [ upper1: lower1],

memory2 [upper2: lower2],. . . ;

例如：

reg [0:3 ] MyMem [0:63]

//MyMem為64個(gè)4位寄存器的數(shù)組。

reg Bog [1:5]

//Bog為5個(gè)1位寄存器的數(shù)組。

MyMem和Bog都是存儲(chǔ)器。數(shù)組的維數(shù)不能大于2。注意存儲(chǔ)器屬于寄存器數(shù)組類(lèi)型。線網(wǎng)數(shù)據(jù)類(lèi)型沒(méi)有相應(yīng)的存儲(chǔ)器類(lèi)型。

單個(gè)寄存器說(shuō)明既能夠用于說(shuō)明寄存器類(lèi)型，也可以用于說(shuō)明存儲(chǔ)器類(lèi)型。

parameter ADDR_SIZE = 16 , WORD_SIZE = 8;

reg [1: WORD_SIZE] RamPar [ ADDR_SIZE-1 : 0], DataReg;

RamPar是存儲(chǔ)器，是16個(gè)8位寄存器數(shù)組，而DataReg是8位寄存器。

在賦值語(yǔ)句中需要注意如下區(qū)別：存儲(chǔ)器賦值不能在一條賦值語(yǔ)句中完成，但是寄存器可以。因此在存儲(chǔ)器被賦值時(shí)，需要定義一個(gè)索引。下例說(shuō)明它們之間的不同。

reg [1:5] Dig; //Dig為5位寄存器。

. . .

Dig = 5'b11011;

上述賦值都是正確的, 但下述賦值不正確：

reg BOg[1:5]; //Bog為5個(gè)1位寄存器的存儲(chǔ)器。

. . .

Bog = 5'b11011;

有一種存儲(chǔ)器賦值的方法是分別對(duì)存儲(chǔ)器中的每個(gè)字賦值。例如：

reg [0:3] Xrom [1:4]

. . .

Xrom[1] = 4'hA;

Xrom[2] = 4'h8;

Xrom[3] = 4'hF;

Xrom[4] = 4'h2;

為存儲(chǔ)器賦值的另一種方法是使用系統(tǒng)任務(wù)：

1) $readmemb (加載二進(jìn)制值)

2) $readmemb (加載十六進(jìn)制值)

這些系統(tǒng)任務(wù)從指定的文本文件中讀取數(shù)據(jù)并加載到存儲(chǔ)器。文本文件必須包含相應(yīng)的二進(jìn)制或者十六進(jìn)制數(shù)。例如：

reg [1:4] RomB [7:1] ;

$ readmemb ("ram.patt", RomB);

Romb是存儲(chǔ)器。文件“ram.patt”必須包含二進(jìn)制值。文件也可以包含空白空間和注釋。下面是文件中可能內(nèi)容的實(shí)例。

1101

1110

1000

0111

0000

1001

0011

系統(tǒng)任務(wù)$readmemb促使從索引7即Romb最左邊的字索引，開(kāi)始讀取值。如果只加載存儲(chǔ)器的一部分，值域可以在$readmemb方法中顯式定義。例如：

$readmemb ("ram.patt", RomB, 5, 3);

在這種情況下只有Romb[5],Romb[4]和Romb[3]這些字從文件頭開(kāi)始被讀取。被讀取的值為1101、1100和1000。

文件可以包含顯式的地址形式。

@hex_address value

如下實(shí)例：

@5 11001

@2 11010

在這種情況下，值被讀入存儲(chǔ)器指定的地址。

當(dāng)只定義開(kāi)始值時(shí)，連續(xù)讀取直至到達(dá)存儲(chǔ)器右端索引邊界。例如：

$readmemb ("rom.patt", RomB, 6);

//從地址6開(kāi)始，并且持續(xù)到1。

$readmemb ( "rom.patt", RomB, 6, 4);

//從地址6讀到地址4。

3. Integer寄存器類(lèi)型

整數(shù)寄存器包含整數(shù)值。整數(shù)寄存器可以作為普通寄存器使用，典型應(yīng)用為高層次行為建模。使用整數(shù)型說(shuō)明形式如下：

integer integer1, integer2,. . . intergerN [msb:1sb] ;

msb和lsb是定義整數(shù)數(shù)組界限的常量表達(dá)式，數(shù)組界限的定義是可選的。注意容許無(wú)位界限的情況。一個(gè)整數(shù)最少容納32位。但是具體實(shí)現(xiàn)可提供更多的位。下面是整數(shù)說(shuō)明的實(shí)例。

integer A, B, C; //三個(gè)整數(shù)型寄存器。

integer Hist [3:6]; //一組四個(gè)寄存器。

一個(gè)整數(shù)型寄存器可存儲(chǔ)有符號(hào)數(shù)，并且算術(shù)操作符提供2的補(bǔ)碼運(yùn)算結(jié)果。

整數(shù)不能作為位向量訪問(wèn)。例如，對(duì)于上面的整數(shù)B的說(shuō)明，B[6]和B[20:10]是非法的。一種截取位值的方法是將整數(shù)賦值給一般的reg類(lèi)型變量，然后從中選取相應(yīng)的位，如下所示：

reg [31:0] Breg;

integer Bint;

. . .

//Bint[6]和Bint[20:10]是不允許的。

. . .

Breg = Bint;

/*現(xiàn)在，Breg[6]和Breg[20:10]是允許的，并且從整數(shù)Bint獲取相應(yīng)的位值。*/

上例說(shuō)明了如何通過(guò)簡(jiǎn)單的賦值將整數(shù)轉(zhuǎn)換為位向量。類(lèi)型轉(zhuǎn)換自動(dòng)完成，不必使用特定的函數(shù)。從位向量到整數(shù)的轉(zhuǎn)換也可以通過(guò)賦值完成。例如:

integer J;

reg [3:0] Bcq;

J = 6; //J的值為32'b0000...00110。

Bcq = J; // Bcq的值為4'b0110。

Bcq = 4'b0101.

J = Bcq; //J的值為32'b0000...00101。

J = -6; //J 的值為 32'b1111...11010。

Bcq = J; //Bcq的值為4'b1010。

注意賦值總是從最右端的位向最左邊的位進(jìn)行;任何多余的位被截?cái)?。如果你能夠回憶起整?shù)是作為2的補(bǔ)碼位向量表示的，就很容易理解類(lèi)型轉(zhuǎn)換。

4. time類(lèi)型

time類(lèi)型的寄存器用于存儲(chǔ)和處理時(shí)間。time類(lèi)型的寄存器使用下述方式加以說(shuō)明。[!--empirenews.page--]

time time_id1, time_id2, . . . ,time_idN [ msb:1sb];

msb和lsb是表明范圍界限的常量表達(dá)式。如果未定義界限，每個(gè)標(biāo)識(shí)符存儲(chǔ)一個(gè)至少64位的時(shí)間值。時(shí)間類(lèi)型的寄存器只存儲(chǔ)無(wú)符號(hào)數(shù)。例如:

time Events [0:31]; //時(shí)間值數(shù)組。

time CurrTime; //CurrTime 存儲(chǔ)一個(gè)時(shí)間值。

5. real和realtime類(lèi)型

實(shí)數(shù)寄存器(或?qū)崝?shù)時(shí)間寄存器)使用如下方式說(shuō)明：

//實(shí)數(shù)說(shuō)明：

real real_reg1, real_reg2, . . ., real_regN;

//實(shí)數(shù)時(shí)間說(shuō)明：

realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;

realtime與real類(lèi)型完全相同。例如:

real Swing, Top;

realtime CurrTime;

real說(shuō)明的變量的缺省值為0。不允許對(duì)real聲明值域、位界限或字節(jié)界限。

當(dāng)將值x和z賦予real類(lèi)型寄存器時(shí)，這些值作0處理。

real RamCnt;

. . .

RamCnt = 'b01x1Z;

RamCnt在賦值后的值為'b01010。

3.8 參數(shù)

參數(shù)是一個(gè)常量。參數(shù)經(jīng)常用于定義時(shí)延和變量的寬度。使用參數(shù)說(shuō)明的參數(shù)只被賦值一次。參數(shù)說(shuō)明形式如下：

parameter param1 = const_expr1, param2 = const_expr2, . . . ,

paramN = const_exprN;

下面為具體實(shí)例：

parameter LINELENGTH = 132, ALL_X_S = 16'bx;

parameter BIT = 1, BYTE = 8, PI = 3.14;

parameter STROBE_DELAY = ( BYTE + BIT) / 2;

parameter TQ_FILE = " /home/bhasker/TEST/add.tq";

參數(shù)值也可以在編譯時(shí)被改變。改變參數(shù)值可以使用參數(shù)定義語(yǔ)句或通過(guò)在模塊初始化語(yǔ)句中定義參數(shù)值(這兩種機(jī)制將在第9章中詳細(xì)講解)。