引 言 　　很多嵌入式系統(tǒng)，特別是應(yīng)用于圖像處理與高速數(shù)據(jù)采集等場合的嵌入式系統(tǒng)，都需要高速緩存大量的數(shù)據(jù)。DDR(Double Data Rate，雙數(shù)據(jù)速率)SDRAM由于其速度快、容量大，而且價格便宜，因此能夠很好地滿足上述場合對大量數(shù)據(jù)緩存的需求。但DDR SDRAM的接口不能直接與現(xiàn)今的微處理器和DSP的存儲器接口相連，需要在其間插入控制器實(shí)現(xiàn)微處理器或DSP對存儲器的控制。　　隨看密度與性能的不斷提升，現(xiàn)場可編程門陣列(FPGA)已被廣泛應(yīng)用于各種嵌入 式系統(tǒng)中。而且，現(xiàn)在很多的FPGAs都提供了針對DDR SDRAM的接口特性：其輸入輸出引腳都與SSTL一II電氣特性相兼容，內(nèi)部提供了DDR觸發(fā)器、鎖相環(huán)等硬件資源。使用這些特性，可以更加容易地設(shè)計性能可靠的高速DDR SDRAM存儲器控制器?！? DDR SDRAM在嵌入式系統(tǒng)中的應(yīng)用 　　圖1是DDR SDRAM在高速信號源系統(tǒng)中的應(yīng)用實(shí)例?！　≡谠撓到y(tǒng)中，由FPGA完成各模塊之間的接口控制。FPGA接收從前端傳送過來的高速數(shù)字信號，并將其存儲在DDR SDRAM中；13SP通過FPGA讀取DDR中的數(shù)據(jù)．處理后再送回到DDR SDRAM，最后由FPGA負(fù)責(zé)將數(shù)據(jù)分兩路輸出。

　　該系統(tǒng)對存儲器的要求是能夠高速地存儲大量的數(shù)據(jù)，DDR SDRAM正好能滿足這一要求。此時，F(xiàn)PGA是否能對DDR SDRAM進(jìn)行有效控制就成為影響系統(tǒng)性能的關(guān)鍵。最后的試驗(yàn)結(jié)果表明，F(xiàn)PGA是能夠勝任這一任務(wù)的?！? DDR SDRAM的工作方式 　　在DDR SDRAM能夠被存取數(shù)據(jù)之前，需要先對其初始化。該初始化流程是預(yù)先定義好的，不正確的操作將導(dǎo)致無法預(yù)料的結(jié)果。初始化的過程中將設(shè)置DDRSDRAM的普通模式寄存器和擴(kuò)展模式寄存器，用來制定DDR SDRAM的工作方式。這些設(shè)置包括突發(fā)長度、突發(fā)類型、CAS潛伏期和工作模式以及擴(kuò)展模式寄存器中的對DDR SDRAM內(nèi)部DLL的使能與輸出驅(qū)動能力的設(shè)置。模式寄存器可以被再編程，這時需要DDRSDRAM的各個區(qū)(bank)處于空閑狀態(tài)，從而改變存儲器的工作模式。如果操作正確，對模式寄存器的再編程不會改變存儲器內(nèi)存儲的數(shù)據(jù)?！　〕跏蓟瓿芍?，DDR SDRAM便進(jìn)入正常的工作狀態(tài)，此時便可對存儲器進(jìn)行讀寫和刷新。DDR SDRAM在一對差分時鐘(CLK與CLKn;CLK的上升沿與CLKn的下降沿的交點(diǎn)被認(rèn)為是CLK的上升沿)的控制下工作。命令(地址和控制信號)在每個時鐘(CLK)的上升沿被觸發(fā)。隨著數(shù)據(jù)一起傳送的還包括一個雙向的數(shù)據(jù)選通信號，接收方通過該信號來接收數(shù)據(jù)。DQS作為選通信號在讀周期中由DDR SDRAM來產(chǎn)生，在寫周期中由存儲器控制器來產(chǎn)生。該選通信號與數(shù)據(jù)相關(guān)，其作用類似于一個獨(dú)立的時鐘，因此也需要滿足相應(yīng)的時序要求。讀周期中，DQS與數(shù)據(jù)是邊沿對齊的；寫周期中，DQS與數(shù)據(jù)是中心對齊的。存儲器輸入的數(shù)據(jù)在DQS的兩個沿都觸發(fā)．輸出的數(shù)據(jù)也是以DQS的兩個沿作為參考，同時還要以時鐘CLK的兩個沿作為參考。因此，由于接口在時鐘的兩個沿的觸發(fā)下工作，其數(shù)據(jù)寬度(n)是存儲器數(shù)據(jù)寬度(2n)的一半。圖2描述了DDR SDRAM的工作方式?！　DR SDRAM的讀和寫操作是基于突發(fā)的：從一個選定的地址單元開始，連續(xù)存取設(shè)置好長度的地址單元。該長度就是所謂的突發(fā)長度。DDR SDRAM提供的可編程的讀或?qū)懙耐话l(fā)長度為2，4或8。數(shù)據(jù)的存取以一個激活命令(ACTlVE command，RAS_n low)開始，接著便是讀(CAS_n low)或?qū)?CAS_n low and WE_n low)命令。與激活命令一起被觸發(fā)的地址位用來選擇將要存取的區(qū)(bank)和頁(或行)}與讀或?qū)懨钜黄鹩|發(fā)的地址位用來選擇突發(fā)存取的起始列單元。使用控制器讀取DDR SDRAM的仿真波形示意圖如圖2所示。讀命令被觸發(fā)后，數(shù)據(jù)將在1．5～3個時鐘周期之后出現(xiàn)在數(shù)據(jù)總線上。這個延遲就是所謂的CAS潛伏期(CAS latency)，即從DRAM內(nèi)核讀出數(shù)據(jù)到數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上所需要的時間。CAS潛伏期的大小與SDRAM的速度和存儲器的時鐘頻率有關(guān)。

　　當(dāng)要存取一個不同行的地址單元時，需要通過一個預(yù)充電(PRECHARGE)操作關(guān)閉當(dāng)前行。自動刷新(AUTO-REFRESH)命令用來周期性地刷新DDRSDRAM，以保持其內(nèi)部的數(shù)據(jù)不丟失。

3 DDR SDRAM控制器的設(shè)計 　　DDR SDRAM控制器的功能就是初始化DDRSDRAM；將DDR SDRAM復(fù)雜的讀寫時序轉(zhuǎn)化為用戶方簡單的讀寫時序，以及將DDR SDRAM接口的雙時鐘沿數(shù)據(jù)轉(zhuǎn)換為用戶方的單時鐘沿數(shù)據(jù)，使用戶像操作普通的RAM一樣控制DDR SDRAM；同時，控制器還要產(chǎn)生周期性的刷新命令來維持DDR SDRAM內(nèi)的