摘要 當(dāng)前數(shù)量飛速增長的嵌入式軟件及最近的電子掩膜可編程嵌入式門陣列定制了專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)。文中所提出的方案致力于解決兩方面的問題：一是對較高靈活性的高度要求；二是對縮短產(chǎn)品生產(chǎn)周期的需求。這可以從使用單個(gè)通道可編程邏輯和相應(yīng)的軟硬件協(xié)同設(shè)計(jì)流程來解決。采用O．3μm的CMOS工藝，系統(tǒng)所需的硅片面積為23 mm2。嵌入式通道可編程邏輯大約占系統(tǒng)總面積的30％。
關(guān)鍵詞 專用標(biāo)準(zhǔn)產(chǎn)品 系統(tǒng)芯片 定制化IC平臺

    在對器件級的可配置能力和適應(yīng)能力的需求不斷增長的情況下，為了支持持續(xù)變化和解決系統(tǒng)應(yīng)用的需求，可編程平臺作為解決這一問題的可行方案引起越來越多的關(guān)注。專用標(biāo)準(zhǔn)產(chǎn)品ASSP(Application一specIficStandard Product)一般用于嵌入式軟件中，允許不同的終端用戶制定自己的方案，在產(chǎn)品的生命周期里開發(fā)一系列硬件功能或加入新的功能部件作些改動。在基于平臺的設(shè)計(jì)環(huán)境中，除了嵌入式軟件外，硬件的定制化在傳統(tǒng)的基于單元工藝中變得越來越困難。特別是深亞微米效應(yīng)影響了整個(gè)設(shè)計(jì)成本，而且需要昂貴的難以使用的新工具；另外，非再生工程(NRE)成本與技術(shù)節(jié)點(diǎn)之間呈現(xiàn)出非線性增長關(guān)系，主要是因?yàn)檎麄€(gè)掩膜組的費(fèi)用和實(shí)現(xiàn)的時(shí)間的長度隨著工藝復(fù)雜度增加而增加。要克服這些局限性，利用嵌入式FPGA做的ASSP定制化的例子已有介紹。這些方法的主要不足是，從面積和速度方面來說，F(xiàn)PGA是低效率的。解決的方案是采用小邏輯尺寸的嵌入式FPGA。為了容納定制化所需大量邏輯電路，結(jié)構(gòu)陣列近來已經(jīng)在市場中出現(xiàn)。本文給出這種應(yīng)用程序預(yù)定范圍的綜合解決方法．該應(yīng)用基于單元設(shè)計(jì)和FPGA中間件。文中討論了所提出的IC平臺的系統(tǒng)結(jié)構(gòu)，特別介紹了定制化流程中緊密相關(guān)的兩個(gè)方面：系統(tǒng)級設(shè)計(jì)過程的自動化和在通道可編程邏輯平臺中的集成化。對目標(biāo)ASSP的軟硬件生產(chǎn)流程和設(shè)計(jì)與時(shí)間周期復(fù)雜性之間的協(xié)調(diào)作了詳細(xì)的說明。

1 系統(tǒng)結(jié)構(gòu)
    ASSP主要是由外圍帶有可定制化邏輯門的嵌入式設(shè)計(jì)模塊組成。通過一開始就采用部分已配置好的設(shè)備來消減產(chǎn)品開發(fā)時(shí)間，這些配置好的設(shè)備具有類似ASIC(特定用途集成電路)的性能和表面面積。用這種典型的方法來實(shí)現(xiàn)的主要焦點(diǎn)集中在知識產(chǎn)權(quán)(IP)部分(這部分是用來確保不同的設(shè)計(jì)都能適應(yīng)平臺)，容許最大程度靈活性的可配置邏輯的數(shù)量以及與系統(tǒng)其他部分相互作用的可編程邏輯的數(shù)量。所提出的AssP主要在于計(jì)算機(jī)的外圍應(yīng)用。這類產(chǎn)品的典型IP是通用串行總線(USB)接口、中斷控制器、直接存儲訪問通道(DMA)、1個(gè)或多個(gè)微型處理器、一些定制的其他邏輯。這個(gè)設(shè)備容許標(biāo)準(zhǔn)的IP在裝置好的平臺上運(yùn)行，用戶可以根據(jù)平臺需要采用專一的通道掩膜來制定可編程通道陣列。可編程陣列的集成能夠運(yùn)行以下基于系統(tǒng)配置部分的邏輯功能：
    ◇通過專用協(xié)處理器接口與系統(tǒng)微處理器緊密相連的協(xié)處理器；
    ◇主從總線；
    ◇通用I/0處理器；
    ◇中斷通道；
    ◇通過使用數(shù)據(jù)強(qiáng)耦合存儲端口與微處理器快速數(shù)據(jù)通信的數(shù)據(jù)通信橋。

    系統(tǒng)芯片建立在一個(gè)通用的多層次的32位外圍通信總線上，與先進(jìn)的微處理器總線結(jié)構(gòu)(AMBA)規(guī)格相配。系統(tǒng)微處理器是ARM946ES。配有8KB的指令存儲器，4KB的數(shù)據(jù)存儲器，以及16KB+16KB的指令和數(shù)據(jù)緊密耦合存儲器。先進(jìn)微處理器總線結(jié)構(gòu)的測試控制接口，一個(gè)DMA和USB設(shè)備作為控制連接在主32位寬的先進(jìn)高性能數(shù)據(jù)總線(AHB)上。AHB的總線矩陣的主要功能是處理片上的源程序和通道可編程陣列之間的通信。

    通道可編程陣列通過1個(gè)專用完全控制AHB接口與系統(tǒng)的主要總線相連。32位的先進(jìn)外圍總線(APB)與標(biāo)準(zhǔn)外圍相連接，就像1個(gè)通用異步收發(fā)報(bào)機(jī)(uART)，1個(gè)主I2C控制器，1個(gè)通用I/O控制器，1個(gè)看門狗，1個(gè)中斷控制器和1個(gè)系統(tǒng)時(shí)鐘和復(fù)位發(fā)生器。中斷處理器能夠處理32層高敏邊緣中斷線。時(shí)鐘和復(fù)位發(fā)生器產(chǎn)生所有系統(tǒng)復(fù)位時(shí)鐘相位。因?yàn)樗械臅r(shí)鐘都是從一個(gè)可編程的鎖相環(huán)開始綜合的，故系統(tǒng)能夠采用一個(gè)非常靈活的方法改變空閑時(shí)的運(yùn)轉(zhuǎn)頻率。由于通道可編程區(qū)域能夠使用高達(dá)10個(gè)不同的直接由時(shí)鐘發(fā)生模塊控制的時(shí)鐘主頻，故與可配置區(qū)域相映射的協(xié)處理器邏輯可以以一個(gè)雙倍于整個(gè)系統(tǒng)時(shí)鐘的頻率運(yùn)行。下面集中講述硅定制化流程從高層的應(yīng)用到物理的設(shè)計(jì)(這個(gè)流程在目標(biāo)系統(tǒng)中執(zhí)行應(yīng)用)。

2 ASSP定制化流程
    基于系統(tǒng)內(nèi)核，包括硬件可配置范圍，最理想的目標(biāo)是有效地利用系統(tǒng)資源,這個(gè)目標(biāo)引發(fā)定制化流程的定義．即即應(yīng)用軟件在高度抽象層使用結(jié)構(gòu)特性。在2．1部分中主要講述系統(tǒng)級到RTL級的設(shè)計(jì)流程，而RTL級到硅定制化的設(shè)計(jì)流程將在2．2部分中講述。

2.1系統(tǒng)級到RTL級
    基于內(nèi)核的結(jié)構(gòu)，最終用戶加入自己的硬件和軟件部分來擴(kuò)展固定的平臺功能，與設(shè)計(jì)目標(biāo)平臺相匹配。采用基于平臺的設(shè)計(jì)方法，系統(tǒng)能快速為更廣的應(yīng)用采取接口綜合方法來擴(kuò)展和定制。

    自動進(jìn)程產(chǎn)生：①所有線索邏輯，如地址解碼器、混合判優(yōu)中斷優(yōu)先權(quán)解碼器，即所有這些將平臺和擁有不同通信協(xié)議的硬件部分連接起來的邏輯。②低層的軟驅(qū)動和中斷服務(wù)程序。

    接口綜合方法進(jìn)程要求系統(tǒng)在用戶設(shè)計(jì)環(huán)境中作為平臺數(shù)據(jù)庫來建模。圖1是關(guān)于采用基于平臺設(shè)計(jì)流的詳細(xì)說明。設(shè)計(jì)的第一步是收集屬于系統(tǒng)功能確認(rèn)方面的可行的應(yīng)用規(guī)格說明，然后功能模塊在處理層分析判斷得出一個(gè)周期精確的說明。后兩個(gè)模塊容許接口綜合方法快速執(zhí)行多個(gè)不同的平臺配置，然后執(zhí)行最終系統(tǒng)的結(jié)構(gòu)探測和模擬仿真。因?yàn)橹饕Y(jié)構(gòu)細(xì)節(jié)(硬件資源和軟件驅(qū)動)能夠最終被用戶應(yīng)用訪問，所以以上所講述的過程是可行的。系統(tǒng)評估和調(diào)試的最后階段，當(dāng)可執(zhí)行目標(biāo)代碼從塊映射到軟件產(chǎn)生時(shí)．從應(yīng)用塊映射到硬件生成RTL。獲得RTL的說明只是2．2節(jié)所要講述的設(shè)計(jì)流程的起點(diǎn)。生成可執(zhí)行目標(biāo)代碼代表實(shí)現(xiàn)了運(yùn)行于用戶化的ASSP之上的最終的軟件應(yīng)用。

2.2 RTL級到版圖的設(shè)計(jì)
    ASSP硬件定制化制作如圖2所示，每個(gè)制作設(shè)計(jì)中卻采田這樣的過程 RTL的過程是前面步驟中用作物理制作流的輸入而產(chǎn)生的．綜合任務(wù)由ASSP約束條件集成而來，通過評估包含可編程邏輯通道的實(shí)際環(huán)境產(chǎn)生這此約束條件。實(shí)際環(huán)境包括不同操作條件(電壓和溫廈)下的時(shí)鐘、輸入輸出延遲。ASSP的物理設(shè)計(jì)確定約束，而約束條件的使用率又被看作ASSP客戶化的關(guān)鍵因素。ASSP客戶化的可制作性和生產(chǎn)的預(yù)期要充分利用第一次執(zhí)行的結(jié)果。實(shí)際上運(yùn)行于不同時(shí)間段上的順序流所產(chǎn)生的通道模式是不同的。這些通道模式保留了其余沒有變化的層次，而且，應(yīng)用結(jié)構(gòu)的規(guī)律性削減了應(yīng)用于典型的ASlC的深度微?；饔谩?/P>

3 設(shè)計(jì)事例說明
    通過執(zhí)行一個(gè)快速定制化的測試事例來說明系統(tǒng)設(shè)計(jì)到硅片實(shí)現(xiàn)的流程。如圖3所示，用C語言編程來有效實(shí)現(xiàn)功能層，然后與平臺傳輸層模塊交互，把這個(gè)模塊的SW和HW的部分分開，改進(jìn)周期測試水準(zhǔn)。硬件部分映射到掩膜可編程陣列，包括同等ASCI門和雙端口存儲器分區(qū)，邏輯運(yùn)行一個(gè)單個(gè)進(jìn)程。這個(gè)進(jìn)程調(diào)用ARM處理器，數(shù)據(jù)請求GPIO邏輯和28 K位的雙端口存儲器。其中雙端口存儲器分成六個(gè)不同的分區(qū)，用作樣本緩沖和微處理器數(shù)據(jù)強(qiáng)耦合存儲端口。制作整個(gè)流程所需的時(shí)間是：軟硬件需1周，電阻晶體管邏輯需1周；幾個(gè)常用的描述信號處理邏輯，每個(gè)需要3周的時(shí)間來完成通道制作和頂層的制作處理。硅樣本的初次測試很成功，完成第1片硅和相關(guān)的系列產(chǎn)品所需時(shí)間證明，所采用的工藝周期時(shí)間與標(biāo)準(zhǔn)的單元實(shí)現(xiàn)時(shí)間相比有很大的改進(jìn)。二次和進(jìn)一步相關(guān)產(chǎn)品的物理實(shí)現(xiàn)流程所要求的時(shí)間長短取決于設(shè)計(jì)工藝的使用。這種工藝能夠一次流程完成一個(gè)掩膜層的制作，而標(biāo)準(zhǔn)核設(shè)計(jì)需要在設(shè)計(jì)流程上有一個(gè)新的突破。

4 硅實(shí)現(xiàn)
    系統(tǒng)芯片的設(shè)計(jì)采用0．13μmCMOS六金屬層的硅工藝；芯片面積23mm2，可配置的可編程邏輯占整個(gè)芯片面積的30％；在標(biāo)準(zhǔn)環(huán)境下(室溫25℃，電壓1．2v)，通過采用信號處理應(yīng)用程序測試的可配置邏輯的頻率高達(dá)l 60 MHz。主要性能有：靜態(tài)隨機(jī)訪問存儲16 KB，數(shù)據(jù)、指令緊密耦合存儲器各為16 KB，數(shù)據(jù)高速緩存4 KB，指令高速緩存8KB；芯片面積4.0×4.7 mm2，系統(tǒng)總線速度235MHz；可編程通道邏輯面積3.1×2.3 mm2，總線速度160 MHz。

5 結(jié)論
    專用標(biāo)準(zhǔn)產(chǎn)品ASSP的特定目標(biāo)是快速硅制作和相關(guān)自動化制作工藝。設(shè)計(jì)方法鎖定于HW/SW建模，以及運(yùn)行于ASSP體系結(jié)構(gòu)和可編程通道邏輯上的應(yīng)用程序的設(shè)計(jì)和改進(jìn)。尤其是ASSP的單掩膜制作被證實(shí)了能夠縮短時(shí)間周期，削減ASSP相關(guān)產(chǎn)品的掩膜成本。在一特定產(chǎn)品開發(fā)或應(yīng)用領(lǐng)域，是選擇采用標(biāo)準(zhǔn)單元ASIC還是FPGA，很大程度上取決于存儲容量的擴(kuò)展、面市時(shí)間的要求以及其他成本。可編程通道結(jié)構(gòu)的規(guī)律性使其更易于大規(guī)模制作，更具可靠性，而且減少了深亞微米問題.