編者按：sRIO一直以來都是用于嵌入式器件中的低延遲、高可靠性互連。今天，這些器件繼續(xù)進(jìn)化，出現(xiàn)了第二代和第三代交換器和端點(diǎn)器件。目前的器件可提供超過所需sRIO規(guī)范子集的改進(jìn)一包括可選sRIO擴(kuò)展規(guī)范以及專有功能集。本刊將于七、八、九月連載三篇系列技術(shù)文章，深入討論sRIO技術(shù)。其中，第一篇文章將詳細(xì)分析標(biāo)準(zhǔn)sRIO功能在基帶中的應(yīng)用，為下一步繼續(xù)討論如何利用預(yù)處理能力改善交換器和數(shù)據(jù)通道作鋪墊。第二篇文章將進(jìn)一步討論第二代和第三代器件如何提供更多的專有特性，以進(jìn)一步增強(qiáng)3G+基帶的性能和功能。第三篇文章將主要探討如何改進(jìn)第二代和第三代sRIO器件，以提高3G+基帶處理能力的方法。

今天，串行RapidIO(sRIO)已經(jīng)成為所有設(shè)計(jì)人員理想的嵌入式互連選擇。推動(dòng)其廣泛采用的最大動(dòng)力是無線電信基礎(chǔ)設(shè)施，尤其是基帶。該事實(shí)的證據(jù)來自全球各大OEM廠商，他們已在量產(chǎn)基于sRIO規(guī)范1.2和1.3版本的系統(tǒng)設(shè)計(jì)。

sRIO憑借元器件中的低延遲、高可靠性互連。現(xiàn)在，這些器件繼續(xù)進(jìn)化，出現(xiàn)了第二代和第三代交換器和端點(diǎn)器件。目前已被廣泛應(yīng)用，可提供超過所需sRIO規(guī)范子集的功能--包括可選sRIO擴(kuò)展規(guī)范以及專有功能集。本文是討論sRIO標(biāo)準(zhǔn)系列文章的第一篇，此文將詳細(xì)分析標(biāo)準(zhǔn)sRIO功能在基帶中的應(yīng)用，為下一步繼續(xù)討論如何利用預(yù)處理能力改善交換器和數(shù)據(jù)通道作鋪墊。

sRIO概述

sRIO使基于交換器的對(duì)等網(wǎng)絡(luò)標(biāo)準(zhǔn)化(見圖1)。事實(shí)上，交換器本身的基本要求和功能根據(jù)規(guī)范都是標(biāo)準(zhǔn)的?；趕RIO的交換器可實(shí)現(xiàn)最佳的延遲和吞吐量，以及靈活的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)。這些交換器可以按照先進(jìn)電信計(jì)算架構(gòu)(ATCA)或微型電信計(jì)算架構(gòu)(microTCA)等標(biāo)準(zhǔn)提供靈活的模塊化背板支持。

該sRIO標(biāo)準(zhǔn)通過采用多點(diǎn)傳送事件控制符，實(shí)現(xiàn)所有器件的同步，特別是端點(diǎn)。主機(jī)產(chǎn)生控制符，而交換器需要通過交換器本身，以最低的延遲將這些控制符轉(zhuǎn)發(fā)到其輸出端口上的目的地。這種能力在基帶幀同步過程中保持所有元件的同步非常有用。 所有基于sRIO的器件均可最低限度地提供接收器控制的流量控制。這保證了器件能夠以硬件物理層的輸入端口解決流量擁塞問題，而不會(huì)丟失數(shù)據(jù)包。而且每次處理都用一個(gè)處理ID來跟蹤，對(duì)送出包的響應(yīng)也用該處理ID標(biāo)注。這樣，背壓和處理完成都是在物理層處理的，可將擁塞狀態(tài)下的響應(yīng)時(shí)間縮至最短，包的發(fā)送也可得到保證。[!--empirenews.page--]

規(guī)范中的另一個(gè)標(biāo)準(zhǔn)是門鈴包。這些包在sRIO系統(tǒng)中扮演端點(diǎn)中斷的角色。在基帶中，數(shù)字信號(hào)處理(DSP)使用這些中斷來表示一個(gè)完整的IQ數(shù)據(jù)塊已經(jīng)收到，處理也將開始。主處理器可使用門鈴來通知某個(gè)給定的系統(tǒng)事件。

基帶中的應(yīng)用

與ATCA標(biāo)準(zhǔn)相比，sRIO標(biāo)準(zhǔn)既可以實(shí)現(xiàn)模塊化而且還有助于硬件的可擴(kuò)展性。利用該靈活性的優(yōu)勢(shì)，原始設(shè)備制造商(OEM)能夠節(jié)省成本，并支持多種無線標(biāo)準(zhǔn)。已經(jīng)出現(xiàn)的理想架構(gòu)是集合到單個(gè)交換主板上的四個(gè)或更多數(shù)字信號(hào)處理器的多個(gè)基帶卡(見圖2)。

多家供應(yīng)商現(xiàn)已開始提供具有sRIO互連的旗艦DSP產(chǎn)品。這些DSP利用多個(gè)高性能的直接存儲(chǔ)器(Direct Memory Access，DMA)存取引擎，將數(shù)據(jù)從內(nèi)部存儲(chǔ)器傳輸?shù)絪RIO端口，能最大限度擴(kuò)大端口吞吐量。而且大多數(shù)器件都分配了多個(gè)器件ID，這有助于它們成為"單點(diǎn)傳送ID"的唯一目標(biāo)，或者在多個(gè)DSP配置了相同"多點(diǎn)傳送ID"的情況下，成為多點(diǎn)傳送的接收者之一。此外，一些DSP可提供能夠接收任何目標(biāo)ID包的混雜模式。這種靈活性對(duì)于支持特定DSP的控制流量和上行數(shù)據(jù)非常重要，該數(shù)據(jù)往往是多點(diǎn)傳送到多樣性DSP的。這種混雜模式在要求有復(fù)雜數(shù)據(jù)通道的系統(tǒng)中也非常有用，因?yàn)樗芫徍吐酚上拗啤?除了DSP陣列之外，F(xiàn)PGA通常還可提供基帶協(xié)處理功能，以實(shí)現(xiàn)高度平行的信號(hào)處理。一般說來，F(xiàn)PGA作為單個(gè)sRIO端口的旁視器件，偶爾與含有兩個(gè)sRIO端口的數(shù)據(jù)通道一起使用。由于實(shí)現(xiàn)多sRIO端口和交換結(jié)構(gòu)的成本較高，F(xiàn)PGA一般不用于交換。

FPGA提供一定程度的物理層控制來形成系統(tǒng)流量，這樣有助于在實(shí)現(xiàn)內(nèi)嵌時(shí)優(yōu)化系統(tǒng)性能。這對(duì)確保接收處理器或預(yù)處理器合適的包間距(Inter-Packet Gap，IPG)計(jì)時(shí)至關(guān)重要。在基帶中采用FPGA器件能進(jìn)一步減少端點(diǎn)間的流量，確保流量間隔的一致性，而不會(huì)發(fā)生流量突發(fā)的情況。例如，考慮到DSP首要的數(shù)據(jù)傳輸機(jī)制是DMA，而DMA往往會(huì)以最快的速度引發(fā)長數(shù)據(jù)包。這種"引發(fā)"會(huì)導(dǎo)致接收端點(diǎn)或交換器的擁塞，最終可能迫使流量從DSP重新發(fā)送。提 供一致的IPG能夠使流量更好的運(yùn)行，有助于處理端點(diǎn)，避免輸入緩沖器溢出和導(dǎo)致重新發(fā)包。通過向FPGA的物理層因特網(wǎng)協(xié)議(IP)提供包間閑置時(shí)鐘周期，可以實(shí)現(xiàn)IPG的高分辨率控制。

基帶卡上至少可以執(zhí)行一個(gè)主處理器，進(jìn)行系統(tǒng)運(yùn)行和維護(hù)，并提供控制信息。為滿足基礎(chǔ)設(shè)施的可用性需求，雙主機(jī)可以由具備所有合適仲裁功能的sRIO進(jìn)行定義。

為了滿足上行系統(tǒng)中的幀延遲要求，或者作為一個(gè)全局存儲(chǔ)器，都需要執(zhí)行支持sRIO持續(xù)高吞吐量速率的大型緩沖器。例如，對(duì)IDT實(shí)現(xiàn)方法來說，像這樣的器件是在基帶板上執(zhí)行的。為了支持給定平臺(tái)上的多個(gè)標(biāo)準(zhǔn)，這個(gè)可選緩沖器元件也許會(huì)做成模塊化。許多OEM廠商已經(jīng)開始認(rèn)識(shí)到對(duì)這種分立式緩沖器的需求。

系統(tǒng)設(shè)計(jì)師必須意識(shí)到，利用端點(diǎn)存儲(chǔ)器(如DSP存儲(chǔ)器)作為中央存儲(chǔ)空間的方法可能導(dǎo)致端點(diǎn)的端口擁塞。如果擁塞嚴(yán)重的話，最終將影響端點(diǎn)的真正價(jià)值。而將存儲(chǔ)器需求卸載到一個(gè)獨(dú)立的器件可以緩解這個(gè)瓶頸問題。在決定全局共享端點(diǎn)存儲(chǔ)器是否合適的時(shí)候，應(yīng)該對(duì)端點(diǎn)的端口帶寬要求進(jìn)行周到的系統(tǒng)設(shè)計(jì)考慮。

結(jié)語

隨著sRIO標(biāo)準(zhǔn)越來越多的在無線電信基礎(chǔ)設(shè)施等應(yīng)用中采用，完全理解標(biāo)準(zhǔn)以及各種設(shè)計(jì)考慮因素對(duì)系統(tǒng)設(shè)計(jì)師來說變得越來越重要。這在設(shè)計(jì)高端3G+應(yīng)用的時(shí)候尤其有用。合適的sRIO標(biāo)準(zhǔn)的執(zhí)行有助于實(shí)現(xiàn)比sRIO規(guī)范更高的可配置性。