基于FPGA的數(shù)據(jù)采集板設(shè)計與實現(xiàn)

時間：2010-12-09 07:46:23

關(guān)鍵字： FPGA 數(shù)據(jù)采集采集板 BSP

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[導(dǎo)讀]基于FPGA的數(shù)據(jù)采集板設(shè)計與實現(xiàn)

數(shù)據(jù)采集板作為雷達信號處理系統(tǒng)中的接收前端,必須面對越來越高的要求,為后續(xù)信號處理提供可靠的保證。將數(shù)據(jù)采集板獨立設(shè)計提高了通用性,降低了系統(tǒng)的研制時間,因此成為雷達信號處理系統(tǒng)設(shè)計的發(fā)展趨勢。采用ADC和FPGA設(shè)計了基于CPCI總線的數(shù)據(jù)采集板,實現(xiàn)了8路信號同時中頻采樣及處理,并已應(yīng)用于雷達系統(tǒng)中。

關(guān)鍵詞： 數(shù)據(jù)采集板;ADC;FPGA;CPCI

The Design and Realization of the Data Sampling Board

Abstract:
With the development of modern radar,the data sampling board used as the receiver of a system of radar signal processing must face the increasingly high requirements,and guarantee the reliability of posterior signal processing.The data sampling board is designed specially,which improves the generality and shortens the time for design,so that it has become the development trend of signal processing system design.This paper adopts FPGA and ADC to design a data sampling board for signal processing based on the CPCI Bus,which accomplishes eight channels of IF signal sampling and processing,and has been used in some radar systems.

Keywords: data sampling board;ADC;FPGA;CPCI

　隨著先進雷達功能多樣化、復(fù)雜化, 要求研制、裝備周期越來越短, 有必要設(shè)計一種通用性強、功能強大的數(shù)據(jù)采集板, 以支持雷達技術(shù)發(fā)展的需要, 這無論是在硬件還是軟件編程的實現(xiàn)方面, 都為其可通用性打下堅實的基礎(chǔ)。在實現(xiàn)技術(shù)上, 近些年來, 一改以往傳統(tǒng)的模擬處理方法, 多采用數(shù)字中頻正交采樣技術(shù), 這種做法直接對模擬中頻信號進行單路采樣, 再以一定方法實現(xiàn)數(shù)字下變頻, 得到所需的兩路正交信號。由于兩路信號是經(jīng)數(shù)字處理得到的, 因此可以達到較高的精度,兩路正交信號的幅度和相位一致性都較好。

文中所設(shè)計的系統(tǒng)正是基于上述幾點應(yīng)用而生的, 采用的核心器件是Analog Devices公司的A /D芯片和Altera 高端高密度、低功耗、低成本的FPGAStratix II, 設(shè)計了基于CPCI總線的數(shù)據(jù)采集板, 實現(xiàn)了單板8路信號的中頻采樣及數(shù)據(jù)的實時處理, 并在某雷達系統(tǒng)中進行了實際應(yīng)用。

1　系統(tǒng)設(shè)計

所要設(shè)計的系統(tǒng)可以同時接收8 路中頻模擬信號, 并在FPGA中同時對8路數(shù)字信號進行下變頻處理, 得到所需要的檢波信號, 然后送往后端繼續(xù)進行處理。實際硬件設(shè)計實現(xiàn)中, 系統(tǒng)大致可分為模擬和數(shù)字兩部分, 模擬部分實現(xiàn)中頻采樣, 核心器件采用的是AD6645ASQ; 數(shù)字部分實現(xiàn)數(shù)字下變頻(DDC) ,通過FPGA (EP2S60)來實現(xiàn)。

模擬部分選用美國Analog Devices公司的模數(shù)轉(zhuǎn)換芯片AD6645ASQ, 它是一個完整的14 位集成ADC, 功耗115 W, 芯片結(jié)構(gòu)采用的是串/并行編碼相結(jié)合的方法, 兼顧速度與成本, 其主要特性在于:中頻采樣最高能到200MHz; 輸入時鐘和模擬信號都采用差分電平格式, 降低了干擾; 器件信噪比高; 而且其工作溫度范圍(環(huán)境) : - 40～ + 85°C[ 7 ] , 能夠滿足一般雷達系統(tǒng)對環(huán)境溫度要求。數(shù)字部分選用的是Altera 公司采用112 V,90 nm, 9層金屬走線、全銅SRAM工藝制造的中高端FGPA產(chǎn)品Stratix II系列的

圖1　系統(tǒng)硬件總體架構(gòu)

8路模擬信號經(jīng)由50Ω匹配電路, 通過A /D直接對中頻信號進行采樣和幅度量化, 再由FPGA得到正交雙通道數(shù)據(jù)的方法來實現(xiàn)正交相干檢波, 處理后數(shù)據(jù)經(jīng)并/串轉(zhuǎn)換送往CPC I_J5 口供后端繼續(xù)處理,處理時所需的控制信號同樣由此接口輸入; 各芯片工作所用的時鐘信號由中間的時鐘電路統(tǒng)一產(chǎn)生, 保證各時鐘的相位基本一致。

2　數(shù)字正交采樣在數(shù)據(jù)采集板上的系統(tǒng)實現(xiàn)

211　數(shù)據(jù)采集板中頻采樣的實現(xiàn)一個中頻窄帶信號可以表示為

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30MHz的線性調(diào)頻信號, 設(shè)計系統(tǒng)時M 值取為2,則時鐘設(shè)計所定的f_s = 40 MHz, 通過FPGA實測得到中頻采樣數(shù)據(jù), 如圖2所示。

圖2　FPGA實測中頻采樣數(shù)據(jù)

2 12　數(shù)據(jù)采集板數(shù)字下變頻的實現(xiàn)

對中頻實信號進行采樣后, 下一步是進行數(shù)字混頻和濾波處理, 使信號變?yōu)榱阒蓄l正交信號(零中頻正交信號即是回波信號的復(fù)包絡(luò), 包含了回波的所有有用信息) , 即為數(shù)字下變頻, 其作為雷達信號處理中的關(guān)鍵技術(shù)之一, 這里采用低通濾波法來實現(xiàn), 低通濾波法包括正交插值、低通濾波和抽樣3個部分。數(shù)字下變頻的算法框圖, 如圖3所示。

圖3　數(shù)字下變頻算法框圖

相比于傳統(tǒng)的模擬處理方法, 本方法從根本上解決I, Q兩路正交誤差和幅度不平衡, 提高了鏡頻抑制比。
其中混頻, 即點乘的實現(xiàn), 根據(jù)中頻帶通采樣定理有

這是以{1, 0, - 1, 0}和{0, 1, 0, - 1}為周期循環(huán)的兩個序列。當(dāng)外部數(shù)據(jù)進來時根據(jù)不同時刻輸出不同的數(shù)據(jù), 主要包括原值、原值取反和0。其FPGA實現(xiàn)電路, 如圖4所示。

圖4　數(shù)字混頻的FPGA實現(xiàn)電路
　　在整個正交相干檢波過程中, 除了ADC的量化影響外, 整個正交檢波系統(tǒng)的性能, 由低通濾波器的設(shè)計決定。由于鏡頻分量處于濾波器的阻帶, 因而阻帶衰減決定了鏡頻的抑制程度。文中采用的低通濾波器為24階F IR濾波器, 其阻帶衰減> 70 dB鏡頻分量得到了較好的抑制。24階FIR濾波器的頻率特性, 如圖5所示。

輸入時寬帶寬積為55的線性調(diào)頻信號, 實測的I路與Q路波形, 如圖6所示。

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把實測數(shù)據(jù)導(dǎo)到Matlab進行分析, 得到鏡頻抑制比滿足系統(tǒng)的要求, 如圖7所示。

圖7　系統(tǒng)實測數(shù)據(jù), 低通濾波法頻率歸一化后的鏡頻抑制比數(shù)據(jù)采集板實物圖, 如圖8所示。

3　結(jié)束語
文中設(shè)計的基于CPCI總線的數(shù)據(jù)采集板, 8路信號同時采集并處理, 兼?zhèn)鋸姶蟮臄?shù)據(jù)處理能力和高實時性。整個系統(tǒng)實現(xiàn)的是數(shù)字正交采樣, 無論是中頻采樣, 還是數(shù)字下變頻, 都有一定的通用性, 在以后類似的應(yīng)用中, 無需重新設(shè)計, 只需通過資源分配和算法的再實現(xiàn), 足以達到預(yù)期的效果, 保證可靠性的同時也大大的縮短了研制周期。

圖8　數(shù)據(jù)采集板實物圖

實時性。整個系統(tǒng)實現(xiàn)的是數(shù)字正交采樣, 無論是中頻采樣, 還是數(shù)字下變頻, 都有一定的通用性, 在以后類似的應(yīng)用中, 無需重新設(shè)計, 只需通過資源分配和算法的再實現(xiàn), 足以達到預(yù)期的效果, 保證可靠性的同時也大大的縮短了研制周期。

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