摘要 選用了一種基于DSP與FPGA結(jié)構(gòu)的新型射頻掃頻儀的設(shè)計(jì)方案，重點(diǎn)討論了其掃頻信號源的設(shè)計(jì)。分析了頻率合成技術(shù)的發(fā)展趨勢，介紹了PLL技術(shù)和DDS技術(shù)的原理，并在此基礎(chǔ)上給出了以PLL+DDS方式實(shí)現(xiàn)的掃頻信號源設(shè)計(jì)。
關(guān)鍵詞 DSP；掃頻儀；PLL；DDS

    頻率特性分析儀即掃頻儀是在示波器基礎(chǔ)上發(fā)展起來的一種頻率特性圖示儀，在工程實(shí)踐和科學(xué)實(shí)驗(yàn)中都有著廣泛的應(yīng)用，是現(xiàn)代信息產(chǎn)業(yè)中一種重要的電子測量儀器。隨著現(xiàn)代電子信息技術(shù)的飛速發(fā)展，掃頻儀也向著數(shù)字化、小型化、智能化的方向發(fā)展。DSP、FPGA等技術(shù)的應(yīng)用，解決了傳統(tǒng)掃頻儀體積龐大、操作繁瑣、分立元件多、價(jià)格昂貴等問題。

1 掃頻儀系統(tǒng)設(shè)計(jì)
    該系統(tǒng)的設(shè)計(jì)主要由控制及數(shù)據(jù)處理電路、掃頻信號源電路、幅度檢測電路、相位檢測電路、鍵盤輸入及顯示電路構(gòu)成?？刂萍皵?shù)據(jù)處理電路采用DSP+FPGA的結(jié)構(gòu)設(shè)計(jì)，DSP具有強(qiáng)大的數(shù)據(jù)處理能力、較高的運(yùn)行速度和穩(wěn)定的性能，而FPGA容量大，靈活性強(qiáng)，能夠進(jìn)行編程、除錯(cuò)、再編程和重復(fù)操作，可以充分地進(jìn)行設(shè)計(jì)開發(fā)和驗(yàn)證。因此由DSP芯片和FPGA可編程邏輯器件所組成的控制及數(shù)據(jù)處理模塊外圍電路少，運(yùn)算速度快。

    DSP作為主控芯片完成整個(gè)系統(tǒng)的控制及采集后的數(shù)據(jù)處理，F(xiàn)PGA的應(yīng)用使DSP接口控制簡單容易實(shí)現(xiàn)。編寫DSP程序，可以設(shè)置頻率起止點(diǎn)和步進(jìn)，完成頻率掃描。

2 DDS+PLL結(jié)構(gòu)頻率合成法原理
2．1 頻率合成技術(shù)
    頻率合成是由一個(gè)或幾個(gè)參考頻率源產(chǎn)生一個(gè)或多個(gè)頻率的系統(tǒng)元件的組合。隨著技術(shù)的進(jìn)步，尤其是迅速發(fā)展的通信領(lǐng)域?qū)τ陬l率精度和穩(wěn)定度的要求越來越高，頻率合成技術(shù)也受到了越來越多的挑戰(zhàn)?？偟貋碚f，頻率合成技術(shù)的發(fā)展經(jīng)過了3個(gè)階段：(1)直接頻率合成技術(shù)；(2)鎖相頻率合成技術(shù)(PLL)；(3)直接數(shù)字頻率合成技術(shù)(DDS)。
    直接頻率合成由于采用了大量的混頻、分頻、倍頻和濾波，使得頻率合成器體積龐大、成本高、不易調(diào)試、指標(biāo)難以達(dá)到需求，已逐漸被模擬或數(shù)字鎖相環(huán)頻率合成技術(shù)代替。[!--empirenews.page--]
2．2 數(shù)字PLL技術(shù)
    鎖相頻率合成是利用鎖相環(huán)路(PLL)技術(shù)實(shí)現(xiàn)頻率的加、減、乘、除，主要由鑒相器(PD)，環(huán)路濾波器(LF)和壓控振蕩器(VCO)組成。鎖相環(huán)原理如圖2所示。

    PD檢測f1與f2相位差，輸出平均值與該相位差成比例的直流電流。PD產(chǎn)生的脈沖電流經(jīng)過LF產(chǎn)生調(diào)節(jié)電壓，該電壓驅(qū)動(dòng)VCO來增加或減小輸出頻率直到PD平均輸出為零。輸出信號FOUT為
   
2．3 DDS技術(shù)
    DDS技術(shù)從相位的角度出發(fā)直接進(jìn)行頻率合成，能夠?qū)崿F(xiàn)較高的頻率分辨率和較快的頻率轉(zhuǎn)換時(shí)間，典型的DDS由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器和參考時(shí)鐘FC這5部分構(gòu)成。其結(jié)構(gòu)原理框圖如圖3所示。

    經(jīng)過對頻率控制字K的線性累加，最終得到其輸出頻率FOUT與時(shí)鐘頻率FC之間的關(guān)系
   
    其中，N為相位累加器的位數(shù)。
    當(dāng)K=1時(shí)，得到DDS的頻率分辨率為FC／2N。DDS技術(shù)有多種硬件實(shí)現(xiàn)方式，為了達(dá)到功耗低、集成度高且便于調(diào)試的設(shè)計(jì)目標(biāo)，現(xiàn)代頻率合成系統(tǒng)常采用專用的DDS芯片完成設(shè)計(jì)。
2．4 DDS+PLL結(jié)構(gòu)的頻率合成法
    由PLL工作機(jī)理可知，當(dāng)輸出頻率和分辨率越高時(shí)，倍頻次數(shù)N很大，相位噪聲惡化。而全數(shù)字結(jié)構(gòu)的DDS也有不足：輸出頻率低，輸出譜中雜散多，故難以應(yīng)用于射頻頻率段。適當(dāng)?shù)亟M合PLL和DDS技術(shù)實(shí)現(xiàn)優(yōu)勢互補(bǔ)，可以使合成信號兼顧兩者的優(yōu)點(diǎn)，DDS+PLL頻率合成主要有3種：(1)DDS激勵(lì)鎖相環(huán)；(2)PLL內(nèi)嵌DDS；(3)PLL與DDS環(huán)外混頻。[!--empirenews.page--]
    DDS激勵(lì)鎖相環(huán)方式電路簡單，但是DDS的雜散和相位噪聲在帶內(nèi)被惡化，其頻率分辨率也會(huì)由于PLL的倍頻作用下降到原來的1／N。PLL內(nèi)嵌DDS難點(diǎn)在于系統(tǒng)中的帶通濾波器很難實(shí)現(xiàn)，雜散抑制也難以獲得比較高的指標(biāo)。設(shè)計(jì)要求實(shí)現(xiàn)100～1 000 MHz的全程掃頻信號源，而環(huán)外混頻方式只能在一個(gè)較窄的頻率范圍內(nèi)實(shí)現(xiàn)。綜合考慮成本及電路實(shí)現(xiàn)的難易程度，該方案選擇DDS激勵(lì)鎖相環(huán)的方式實(shí)現(xiàn)射頻掃頻信號源的設(shè)計(jì)。由于輸出的頻段較寬，將頻段搬到較高的頻段實(shí)現(xiàn)，降低相對帶寬，然后下混頻得到所需頻段。實(shí)現(xiàn)原理框圖，如圖4所示。

3 掃頻信號源電路設(shè)計(jì)
    設(shè)計(jì)使用晶體振蕩器，一路由鎖相環(huán)頻率合成器產(chǎn)生2180 MHz信號作為混頻射頻信號，可以選擇博威公司的固定鎖相頻率源MPS2180；另一路由主控芯片DSP控制DDS產(chǎn)生71．25～99．375 MHz的信號，經(jīng)過濾波之后由PLL電路鎖相至2 280～3 180 MHz。低通濾波器(LPF2)的作用是濾除混頻后產(chǎn)生的高頻分量，采用Mini_Circuits公司的低通濾波器LFCN-1400，通帶范圍DC～1 400 MHz，在1 000 MHz時(shí)的插入損耗為0．41dB。
    AD9959是Analog Devices公司生產(chǎn)的一款高采樣頻率、高精度的DDS芯片，由4個(gè)直接數(shù)字頻率合成器內(nèi)核構(gòu)成，每個(gè)通道均可提供獨(dú)立的頻率、相位和幅度控制。最高采樣頻率500 MHz，最高輸出時(shí)鐘頻率250 MHz，頻率分辨率可達(dá)0．12 Hz，能夠滿足系統(tǒng)的設(shè)計(jì)要求。設(shè)系統(tǒng)時(shí)鐘為Fs，F(xiàn)TW為頻率控制字，則DDS輸出頻率與控制字的關(guān)系為
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    系統(tǒng)選用25 MHz有源晶振，通過設(shè)置寄存器中的倍頻參數(shù)，使AD9959內(nèi)部的鎖相環(huán)電路倍頻產(chǎn)生500 MHz的系統(tǒng)時(shí)鐘，這一設(shè)置在DDS上電復(fù)位后完成。參考AD9959的技術(shù)手冊，設(shè)計(jì)電路如圖5所示。

    設(shè)計(jì)鎖相環(huán)電路，對DDS輸出信號完成32倍頻，頻率步進(jìn)為10 Hz。后續(xù)混頻電路將該路信號作為本振信號，所以其相位噪聲和雜散指標(biāo)對最終輸出信號的相位噪聲以及雜散有著直接的影響?？紤]鑒相頻率范圍、相位噪聲等指標(biāo)，設(shè)計(jì)選用Analog Devices公司的PLL頻率合成器ADF4107。ADF4107由低噪聲數(shù)字鑒頻鑒相器、精密電荷泵、可編程參考分頻器、可編程A和B計(jì)數(shù)器以及雙模預(yù)分頻器(P／(P+1))組成。A(6位)、日(13位)計(jì)數(shù)器與雙模預(yù)分頻器(P／(P+1))配合，可實(shí)現(xiàn)N分頻器(N=BP+A)。此外，14位參考分頻器(R分頻器)允許PFD輸入端的REFIN頻率為可選值。如果頻率合成器與外部環(huán)路濾波器和電壓控制振蕩器(VCO)一起使用，則可以實(shí)現(xiàn)完整的鎖相環(huán)。ADF4107最高鑒相頻率為104MH z，相噪基為-219 dBc／Hz，采用ADIsimPLL軟件可以方便的仿真并設(shè)計(jì)出外部鎖相環(huán)路濾波器。

4 結(jié)束語
    該掃頻儀系統(tǒng)采用DSP+FPGA結(jié)構(gòu)的設(shè)計(jì)方案。信號源是設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)，決定了整個(gè)系統(tǒng)的指標(biāo)和設(shè)計(jì)復(fù)雜度。本文在介紹PLL和DDS原理的基礎(chǔ)上選用DDS激勵(lì)PLL完成射頻掃頻信號源的設(shè)計(jì)，充分利用了DDS輸出頻率的靈活性和高分辨率，以及PLL電路的高輸出頻率，實(shí)現(xiàn)了優(yōu)勢互補(bǔ)。