顯示原理：
    八段數(shù)碼顯示管如圖1.1 所示，八段數(shù)碼管每一段為一發(fā)光二極管，共有a～g 以及小數(shù)點(diǎn)dp 八個發(fā)光二極管。將八段數(shù)碼管中的每個二極管的陰極并聯(lián)在一起，組成公共陰極端。這樣把共陰極管腳接地，此時哪個管腳輸入高電平，對應(yīng)發(fā)光二極管就被點(diǎn)亮。
 
圖 1.1 八段數(shù)碼顯示管

CL5461AS 數(shù)碼管管腳圖如圖1.2 所示，它將四個數(shù)碼顯示管的a～g 及小數(shù)點(diǎn)dp 管腳并聯(lián)在一起，作為數(shù)碼管數(shù)據(jù)輸入端；分別引出各個數(shù)碼管的陰極A1～A4。
 
圖1.2 CL5461AS 數(shù)碼管管腳圖

只要在A1～A4 管腳上輪流加低電平其頻率大于40Hz，可實現(xiàn)四個數(shù)碼管同時被點(diǎn)亮的視覺效果。在點(diǎn)亮不同數(shù)碼管的同時輸入不同的數(shù)據(jù)，即可在數(shù)碼管上同時顯示四位不同的數(shù)字。例如：四個數(shù)碼管要顯示9876 數(shù)字。第一個數(shù)碼管A1 加低電平，其余A2、A3、 A4高電平，同時數(shù)碼管輸入和9 對應(yīng)的數(shù)據(jù)；然后第二個數(shù)碼管A2 加低電平，其余A1、A3 、A4 高電平，同時數(shù)碼管輸入和8 對應(yīng)的數(shù)據(jù)；然后第三個數(shù)碼管A3 加低電平，其余A1、A2 、A4 高電平，同時數(shù)碼管輸入和7 對應(yīng)的數(shù)據(jù)；然后第四個數(shù)碼管A4 加低電平，其余A1、A2 、A3 高電平，同時數(shù)碼管輸入和6 對應(yīng)的數(shù)據(jù)；周而復(fù)始重復(fù)上述過程，四個數(shù)碼管就顯示9876 數(shù)字。

驅(qū)動八位數(shù)碼管顯示電路框圖
    用CPLD 設(shè)計一個驅(qū)動八位數(shù)碼管顯示電路。八位數(shù)碼管管腳圖如圖1.2 所示。
    用兩個CL5461AS 數(shù)碼管接成一個八位數(shù)碼管顯示，將兩個CL5461AS 數(shù)碼管的a～g 及小數(shù)點(diǎn)dp 管腳并聯(lián)在一起，兩個CL5461AS 數(shù)碼管的陰極A1～A4 定義為Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7。
    用CPLD 設(shè)計一個驅(qū)動八位數(shù)碼管顯示電路的框圖如圖1.4 所示。
 
圖1.4 驅(qū)動八位數(shù)碼管顯示電路框圖

    時鐘脈沖計數(shù)器的輸出同時作為 3 線—8 線譯碼器、八選一數(shù)據(jù)選擇器地址碼的輸入。
    時鐘脈沖計數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個數(shù)碼管就可以輪流顯示八個數(shù)字，如果時鐘脈沖頻率合適，可實現(xiàn)八個數(shù)碼管同時被點(diǎn)亮的視覺效果。

模塊及模塊功能：
1.3.1 時鐘脈沖計數(shù)器模塊
    時鐘脈沖計數(shù)器模塊CN8 如圖1.5 所示。CN8 模塊輸入信號是時鐘脈沖clk，其頻率大于40Hz，每遇到一個時鐘脈沖clk 上升沿，內(nèi)部累加器便加一，再把累加器所得結(jié)果以2進(jìn)制數(shù)的形式輸出。要顯示八位數(shù)字，所以用3 位2 進(jìn)制數(shù)作為輸出。輸出信號為cout[0..2]。
 
圖 1.5 時鐘脈沖計數(shù)器模塊CN8

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cn8 is
port(clk:in std_logic;
cout:out std_logic_vector(2 downto 0));
end cn8;
architecture rtl of cn8 is
signal q: std_logic_vector(2 downto 0);
begin
process(clk)
begin
if (clk‘event and clk=‘1‘ ) then
if (q=7) then
q<="000";
else
q<=q+1;
end if;
end if;
end process;
cout<=q;
end rtl;

1.3.2  3-8線譯碼器模塊
    3-8 線譯碼器模塊DECODER3_8 如圖1.6 所示。DECODER3_8 模塊的輸入端是A[2..0]接收時鐘脈沖計數(shù)器CN8 模塊的輸出信號，經(jīng)過譯碼后輸出信號Q[7..0]分別接八個數(shù)碼管的陰極Vss7、Vss6、Vss5、Vss4、Vss3、Vss2、Vss1、Vss0，使對應(yīng)的數(shù)碼管的陰極為低電平，對應(yīng)的數(shù)碼管被點(diǎn)亮。要顯示八位數(shù)字，需要八個輸出端，所以做成3-8 線譯碼器。
 
圖 1.6 3-8 線譯碼器模塊DECODER3_8

library ieee;
use ieee.std_logic_1164.all;
entity decoder3_8 is
port(a:in std_logic_vector(2 downto 0);
q:out std_logic_vector(7 downto 0));
end decoder3_8;
architecture rtl of decoder3_8 is
begin
process(a)
begin
case a is
when "000"=>q<="11111110";
when "001"=>q<="11111101";
when "010"=>q<="11111011";
when "011"=>q<="11110111";
when "100"=>q<="11101111";[!--empirenews.page--]
when "101"=>q<="11011111";
when "110"=>q<="10111111";
when others=>q<="01111111";
end case;
end process;
end rtl;

1.3.3 八選一數(shù)據(jù)選擇模塊
    八選一數(shù)據(jù)選擇模塊 SEL81 如圖1.7 所示。SEL81 模塊輸入信號一個是數(shù)據(jù)選擇器SEL81的地址碼SEL[2..0]，另一部分是數(shù)據(jù)信息A[3..0] ～H[3..0]。地址碼SEL[2..0]來自時鐘脈沖計數(shù)器CN8，由地址碼SEL[2..0]決定輸出哪個輸入數(shù)據(jù)。輸出信號是Q[3..0]。
 
圖 1.7 八選一數(shù)據(jù)選擇模塊SEL81

library ieee;
use ieee.std_logic_1164.all;
entity sel81 is
port(sel:in std_logic_vector(2 downto 0);
a,b,c,d,e,f,g,h:in std_logic_vector(3 downto 0);
q:out std_logic_vector(3 downto 0));
end sel81;
architecture rtl of sel81 is
begin
process(a,b,c,d,e,f,g,h,sel)
variable cout: std_logic_vector(3 downto 0);
begin
case (sel) is
when "000"=>cout:=a;
when "001"=>cout:=b;
when "010"=>cout:=c;
when "011"=>cout:=d;
when "100"=>cout:=e;
when "101"=>cout:=f;
when "110"=>cout:=g;
when others=>cout:=h;
end case;
q<=cout;
end process;
end rtl;

1.3.4 七段譯碼器模塊
    七段譯碼器模塊 DISP 如圖1.8 所示。DISP 模塊是七段譯碼器，將輸入的4 位二進(jìn)制數(shù)轉(zhuǎn)換為數(shù)碼顯示管所對應(yīng)的數(shù)字。例如輸入為4 位二進(jìn)制數(shù)0000 的時候，使數(shù)碼顯示管顯示0，則要七段譯碼器輸出為0111111，即g 段為0，g 段發(fā)光二極管不亮，其他發(fā)光二極管被點(diǎn)亮，顯示效果為0。DISP 模塊輸入信號D[3..0]接到八選一數(shù)據(jù)選擇模塊的輸出信號Q[3..0]；七段譯碼器輸出信號Q[6..0]接數(shù)碼管的a～g 管腳。
 
圖 1.8 七段譯碼器模塊DISP

library ieee;
use ieee.std_logic_1164.all;
entity disp is
port(d:in std_logic_vector(3 downto 0);
q:out std_logic_vector(6 downto 0));
end disp;
architecture rtl of disp is
begin
process(d)
begin
case d is
when"0000"=>q<="0111111";
when"0001"=>q<="0000110";
when"0010"=>q<="1011011";
when"0011"=>q<="1001111";
when"0100"=>q<="1100110";
when"0101"=>q<="1101101";
when"0110"=>q<="1111101";
when"0111"=>q<="0100111";
when"1000"=>q<="1111111";
when others=>q<="1101111";
end case;
end process;
end rtl;

1.3.5 驅(qū)動八位數(shù)碼管顯示的整體電路
    將各個模塊連接起來構(gòu)成整體電路圖如圖 1.9 所示，可以實現(xiàn)用CPLD 設(shè)計一個驅(qū)動八位數(shù)碼管顯示電路的功能。clk 是時鐘脈沖輸入信號，經(jīng)過時鐘脈沖計數(shù)器CN8 模塊，將信號以3 位2 進(jìn)制數(shù)的形式輸出，輸出信號是COUT[2..0]。時鐘脈沖計數(shù)器CN8 的輸出同時作為3 線—8 線譯碼器DECODER3_8 和八選一數(shù)據(jù)選擇器SEL81 地址碼SEL[2..0]的輸入。時鐘脈沖計數(shù)器CN8 的輸出經(jīng)過3 線—8 線譯碼器DECODER3_8 譯碼其輸出信號Vss[7..0]接到八位數(shù)碼管的陰極Vss7、Vss6、Vss5、Vss4、Vss3、Vss2、Vss1、Vss0 端，決定點(diǎn)亮哪位數(shù)碼管。同時時鐘脈沖計數(shù)器CN8 模塊輸出的信號也進(jìn)入數(shù)據(jù)選擇器SEL81 地址碼SEL[2..0]的輸入，進(jìn)行輸出數(shù)據(jù)的選擇，其輸出是Q[3..0]。八選一數(shù)據(jù)選擇器SEL81 模塊的輸出是Q[3..0]再經(jīng)過七段譯碼器DISP 模塊，將其翻譯成可以用數(shù)碼顯示管的數(shù)據(jù)。七段譯碼器DISP 模塊的輸出Q[6..0]分別經(jīng)300 歐電阻接數(shù)碼顯示管的a～g 管腳。八選一數(shù)據(jù)選擇器模塊的輸入端，可根據(jù)具體需要進(jìn)行設(shè)計。
 
圖 1.9 驅(qū)動八位數(shù)碼管顯示的整體電路