作者email: zlyadvocate@163.com 數(shù)字系統(tǒng)通常劃分為信息處理單元和控制單元。信息單元主要進(jìn)行信息的傳輸和運(yùn)算, 而控制單元的主要任務(wù)是控制信息處理單元的微操作的順序?？刂茊卧膶?shí)現(xiàn)方式有: 有限狀態(tài)機(jī)、控制寄存器和微代碼控制器等。有限狀態(tài)機(jī)在時(shí)間尺度上對(duì)其控制信號(hào)進(jìn)行離散化控制, 利用狀態(tài)轉(zhuǎn)移使控制信號(hào)在有限狀態(tài)機(jī)的狀態(tài)節(jié)拍控制下變化, 以實(shí)現(xiàn)對(duì)被控對(duì)象的控制。有限狀態(tài)機(jī)設(shè)計(jì)的關(guān)鍵是如何把一個(gè)實(shí)際的時(shí)序邏輯關(guān)系抽象成一個(gè)時(shí)序邏輯函數(shù),傳統(tǒng)的電路圖輸入法通過(guò)直接設(shè)計(jì)寄存器組來(lái)實(shí)現(xiàn)各個(gè)狀態(tài)之間的轉(zhuǎn)換, 而用硬件描述語(yǔ)言來(lái)描述有限狀態(tài)機(jī), 往往是通過(guò)充分發(fā)揮硬件描述語(yǔ)言的抽象建模能力，通過(guò)對(duì)系統(tǒng)在系統(tǒng)級(jí)或寄存器傳輸級(jí)進(jìn)行描述來(lái)建立有限狀態(tài)機(jī)。eda 工具的快速發(fā)展，使通過(guò)cad快速設(shè)計(jì)有限狀態(tài)機(jī)自動(dòng)化成為可能。傳統(tǒng)上在系統(tǒng)級(jí)和寄存器傳輸級(jí)完成vhdl 的描述主要分以下幾步:(1) 分析控制器設(shè)計(jì)指標(biāo), 建立系統(tǒng)算法模型圖;
(2) 分析被控對(duì)象的時(shí)序狀態(tài), 確定控制器有限狀態(tài)機(jī)的各個(gè)狀態(tài)及輸入.輸出條件;
(3) 應(yīng)用vhdl 語(yǔ)言完成描述。使用xilinx的ise6.1軟件包能加速有限狀態(tài)機(jī)設(shè)計(jì)，大大簡(jiǎn)化狀態(tài)機(jī)的設(shè)計(jì)過(guò)程，實(shí)現(xiàn)狀態(tài)機(jī)設(shè)計(jì)的自動(dòng)化。下面分析二個(gè)簡(jiǎn)單的狀態(tài)機(jī)設(shè)計(jì)實(shí)例來(lái)介紹使用ise6.1軟件包中statecad來(lái)介紹快速設(shè)計(jì)有限狀態(tài)機(jī)的方法。使用statecad進(jìn)行狀態(tài)機(jī)設(shè)計(jì)的流程如下：(1) 分析控制器設(shè)計(jì)指標(biāo), 建立系統(tǒng)算法模型圖;
(2) 分析被控對(duì)象的時(shí)序狀態(tài), 確定控制器有限狀態(tài)機(jī)的各個(gè)狀態(tài)及輸入.輸出條件;
(3) 在statecad中輸入有限狀態(tài)機(jī)狀態(tài)圖，自動(dòng)產(chǎn)生vhdl模型描述，使用statebench進(jìn)行狀態(tài)轉(zhuǎn)移分析,分析無(wú)誤后使用導(dǎo)出vhdl模型塊到ise中進(jìn)行仿真后綜合，實(shí)現(xiàn)到cpld或fpga的映射。設(shè)計(jì)人員的主要工作在第一步。第二步，第三步基本上可以通過(guò)statecad完成有限狀態(tài)機(jī)的自動(dòng)生成和分析，還可以利用分析結(jié)果來(lái)對(duì)被控對(duì)象的邏輯進(jìn)行分析，改進(jìn)，完善系統(tǒng)控制邏輯。下面以一個(gè)vcr控制機(jī)狀態(tài)機(jī)設(shè)計(jì)過(guò)程來(lái)介紹如何使用statecad設(shè)計(jì)狀態(tài)機(jī)。
vcr控制機(jī)描述：外部輸入：
1．powerswitch---------電源開(kāi)關(guān)
2．stop----------------停按鈕
3．play――――――――播放按鈕
4．record―――――――錄影按鈕輸出狀態(tài)：
1． 有電顯示：電源指示燈亮，播放指示燈滅，錄影指示燈滅；
2． 按播放按鈕，進(jìn)入播放狀態(tài)，播放指示燈亮，電源指示燈亮，錄影指示燈滅；按停按鈕，退出播放狀態(tài)回到有電狀態(tài)，播放指示燈滅，電源指示燈亮，錄影指示燈滅；
3． 按錄影按鈕，進(jìn)入錄影狀態(tài)，錄影指示燈亮；按停按鈕，退出錄影狀態(tài)回到有電狀態(tài)；電源指示燈亮，播放指示燈滅，錄影指示燈滅；
4． 電源開(kāi)關(guān)斷開(kāi)，電源指示燈滅，播放指示燈滅，錄影指示燈滅；打開(kāi)statecad，輸入如下的狀態(tài)圖：進(jìn)行邏輯優(yōu)化（工具自動(dòng)進(jìn)行邏輯優(yōu)化）后，使用statebench進(jìn)行狀態(tài)轉(zhuǎn)移分析。以下是自動(dòng)狀態(tài)轉(zhuǎn)移模擬波形。也可以進(jìn)行行為狀態(tài)模擬：如以下動(dòng)作的模擬波形，按電源開(kāi)關(guān)上電，按播放按鈕，按播放按鈕，按停按鈕，按錄影按鈕，按停按鈕，電源開(kāi)關(guān)斷電。綜合以上的模擬波形結(jié)果，可以看到狀態(tài)機(jī)安裝指定的狀態(tài)轉(zhuǎn)移圖工作。
導(dǎo)出vhdl模型塊到ise中進(jìn)行仿真后綜合后可以適配到xc9536-5-pc44芯片，適配結(jié)果如下：宏模塊使用 pterms used 寄存器使用情況 引腳使用情況 iob使用情況
9/36 (25%) 37/180 (21%) 9/36 (25%) 13/34 (39%) 11/72 (16%)進(jìn)行引腳鎖定后就可以進(jìn)行編程。
代碼如下：
-- d:\xilinxtutorial\vcrstate.vhd
-- vhdl code created by xilinx"s statecad 6.1ilibrary ieee;
use ieee.std_logic_1164.all;entity vcrstate is
port (clk,playswitch,powerswitch,recordswitch,reset,stopswitch: in std_logic ;
playled,powerled,recordled : out std_logic);
end;architecture behavior of vcrstate is
type type_sreg is (off,play,poweron,recording);
signal sreg, next_sreg : type_sreg;
signal next_playled,next_powerled,next_recordled : std_logic;
begin
process (clk, reset, next_sreg, next_playled, next_powerled, next_recordled)
begin
if ( reset="1" ) then
sreg <= off; playled <= "0";
powerled <= "0"; recordled <= "0";
elsif clk=