直寫高速緩存（direct-writecachememories）是今日微處理器的支柱，因為它們能以一種對應用程序透明化的模式降低存儲延遲。不過，先進處理器的設計工程師正致力于針對下一代多核處理器，轉向采用軟件管理緩存（software-managedscratchpad）與信息傳遞（message-passing）技術，例如由IBM、Toshiba與Sony所開發(fā)、應用于PlayStation3游戲機的Cell寬頻引擎架構（BroadbandEngineArchitecture，CBEA）。

遺憾的是，軟件管理暫存器與信息傳遞技術對應用程序設計師來說是額外負擔，并因此意味著微處理器演進過程中的退步。而日前美國半導體技術研發(fā)聯(lián)盟機構SemiconductorResearchCorp（SRC）聲稱，該機構已經(jīng)解決了新一代處理器的高速緩存擴充問題，可讓處理器最多擁有512顆核心；SRC是利用分級硬件一致性（hierarchicalhardwarecoherence）方案，讓今日的多層級緩存在自然演變的同時，又保有對應用程序的透明度。

“設計工程師一直對未來多核微處理器的儲存問題感到憂心，并致力于透過緩存與信息傳遞技術來達成軟件的一致性；”參與上述研究專案的美國杜克大學（DukeUniversity）教授DanSorin表示：“但這種方法需要程序設計師進行數(shù)據(jù)移動管理，這并不是產(chǎn)業(yè)界應該走的方向。”Sorin參與的SRC贊助研究，是與美國賓州大學（UniversityofPennsylvania）教授MiloMartin與威斯康辛大學（UniversityofWisconsin）教授MarkHill合作進行。

藍色線所代表的單階層平行目錄緩存，在處理器核心擴充到超過32顆的時候會發(fā)生無法接受儲存的現(xiàn)象，但具備分級目錄的雙層（紅色線）與三層（綠色線）緩存則能擴充支持到512顆核心，而且僅須增加2~4%的儲存空間

研究人員提出一種分級硬件一致性技術，聲稱可讓處理器閃存以其核心數(shù)量的平方根（squareroot）進行擴充，而且僅需為處理器添加2%的儲存空間，就可支持最多512顆核心。也就是說，盡管核心數(shù)量增加，數(shù)據(jù)流量、儲存空間與功耗的增加幅度緩慢，讓未來的處理器能繼續(xù)使用具備硬件一致性、對應用程序透明化的直寫高速緩存。

“這樣的結果將藉由對設計工程師保證緩存一致性不會遭遇限制，而改變電腦架構的發(fā)展方向；”SRC的IC與系統(tǒng)科學部門總監(jiān)DavidYeh表示：“我們現(xiàn)在知道，還有方法可以繞過限制，因此設計工程師可以不用再擔心。而且所有的技術都是現(xiàn)成的，不需要新發(fā)明的方法，只要聰明地運用那些現(xiàn)有技術就可以。”

值得一提的是，目前的直寫硬件一致性架構，能藉由以分級目錄增強的共享緩存與明確的快取清除通知（cacheevictionnotifications）之協(xié)同組合而進化，在處理器核心數(shù)量增加的同時保持流量、儲存、延遲與功耗能在控制之下。SRC指出，未來的大量并行多核處理器發(fā)展藍圖將因此而清晰且暢通無阻。