美國國防高等研究計劃署(DARPA)旗下簡稱為“CHIPS”的計劃，在未來8個月目標將定義及測試開放芯片介面，目標培育從即插即用小芯片(Chiplet)設計半導體元件的生態(tài)體系，希望在3年內將可見有多家公司以此連結廣泛的晶粒，用以打造復雜的半導體元件，目前英特爾(Intel)已參與這項計劃，賽靈思(Xilinx)幾位高層也對DARPA這項計劃表現(xiàn)出興趣，預期不久后還會有幾家業(yè)者加入。

根據(jù)報導，目前英特爾正在討論是否開放其部分“嵌入式多裸片互連橋接”(Embedded Multi-Die Interconnect Bridge;EMIB)技術，作為該公司參與DARPA這項計劃的一部分。在本屆Hot Chips大會上，英特爾也介紹兩款EMIB介面，分別稱為“UIB”及“AIB”，兩者均為相對簡單的并行I/O電路，英特爾認為這項技術比為EMIB采用串列連結，具備較低的延遲性及較佳的微縮性。

英特爾目前仍未決定是否將發(fā)布AIB，以及如果發(fā)布了AIB，是否會讓AIB成為開放源。AIB是英特爾為收發(fā)器所打造的專門介面，之后廣泛應用于射頻(RF)、類比及其他裝置應用上，AIB在實體層能以高達每秒2Gbits的可程式化速率運行，在1個EMIB連結上并有多達2萬個連結可用。

英特爾現(xiàn)場可程式閘陣列(FPGA)團隊資深架構師Sergey Shuarayev認為，EMIB可被應用至將FPGA連結至中央處理器(CPU)、資料轉換器以及光學元件，其成本較低且良率比2.5D堆疊技術為高。

賽靈思則在本屆Hot Chips大會上，發(fā)布該公司第4代堆疊技術芯片“VU3xP”，內建高達3個16納米FPGA以及兩個DRAM堆疊，將于2018年4月前送樣，這也是首度采用快取同調匯流互連架構加速器(CCIX)介面的芯片，支援4個連結主機處理器及加速器的同調連結?；赑CIe技術的CCIX初期以每秒25Gbits運行。賽靈思稱該公司第4代FPGA芯片采用來自臺積電的專門CoWoS 2.5-D封裝技術。

高階超微(AMD)及NVIDIA繪圖芯片(GPU)也跟進賽靈思FPGA腳步，采用諸如CoWoS的2.5-D技術連結處理器與存儲器堆疊，然而微軟(Microsoft)一名資深工程師指出，這項技術至今對消費性產(chǎn)品來說成本太昂貴。

部分業(yè)界均表達希望DARPA計劃能夠克服復雜技術及商業(yè)壁壘的挑戰(zhàn)，如賽靈思一名資深架構師指出，希望小芯片未來可變得更像IPs。另值得注意的是，英特爾與賽靈思與會講者均提到在打造其模組化芯片設計上面臨的部分挑戰(zhàn)。