賽靈思(Xilinx)發(fā)表最新7納米Everest系統(tǒng)架構(gòu)圖后，對于其中一個稱為「HW/SW Programmable Engine」的區(qū)塊，始終保持著神祕態(tài)度，吊足了外界胃口。近日賽靈思工程總監(jiān)Juanjo Noguera透露了一些關(guān)于W/SW Programmable Engine區(qū)塊的架構(gòu)細(xì)節(jié)，也流露出賽靈思對Everest架構(gòu)發(fā)展充滿信心。

根據(jù)Electronic Engineering Journal報導(dǎo)，Everest架構(gòu)設(shè)計中的HW/SW Programmable Engine陣列可獨立與處理器系統(tǒng)(PS)，以及可程序邏輯(PL)通訊。HW/SW Programmable Engine的磚墻式(tiled)陣列是由多個粗粒度、可經(jīng)軟件編程的VLIW矢量處理器結(jié)合而成。每塊磚墻的VLIW矢量處理器都與本地存儲器，以及一個資料移動程序耦合。

陣列中的處理器磚墻互連，有三種型式。其中兩種是用于鄰近磚墻，距離較短的點對點連結(jié)。這類互連技術(shù)常見于FPGA陣列中的LUT對LUT短程通訊，以及DSP slice間的串聯(lián)界面。另一種距離較長的通訊，則是使用了200Gb/s、非阻斷式、決定性的網(wǎng)絡(luò)芯片(NOC)。

透過NOC與平行本地互連技術(shù)，HW/SW Programmable Engine陣列的處理器磚墻便能組合成多種不同類型的處理器陣列配置。未來或許將出現(xiàn)先進的自動化技術(shù)，能夠透過最佳化的配置，達(dá)成更理想的性能與功率目標(biāo)。

透過Everest的芯片上PL，HW/SW Programmable Engine的能力還可獲得進一步延伸。HW/SW Programmable Engine與PL間的互連頻寬，達(dá)到了Tb/s的等級。矢量處理器可利用PL的RAM陣列取得更多芯片上SRAM資源。此外，用戶也可利用PL部署硬件加速器，提升特殊化運算的表現(xiàn)。

與賽靈思16納米Ultrascale+架構(gòu)相比，Everest的HW/SW Programmable Engine的機器學(xué)習(xí)推論處理速度提升了20倍，而5G無線訊號處理速度也提升了4倍。