英特爾在高端技術(shù)上的策略錯誤，意外讓后起之秀臺積電坐上主導全球芯片制造的龍頭寶座，這種因為巨人對手的錯誤而得利，甚至攀上全球顛峰的案例算少見。不過，從 2019 年起英特爾“硬起來”了，不但“孵化” 4 年的 10 nm 技術(shù)量產(chǎn)，披露一連串最新封裝技術(shù)，對上臺積電的 SoIC 技術(shù)，兩大巨頭的“真 3D ”封裝正式過招，究竟鹿死誰手，仍有一番較量。

臺積電有兩大競爭對手，一是過去一直仰望的英特爾，二是過往處于平行線的三星，但這幾年卻積極從“存儲賽道”轉(zhuǎn)到“邏輯賽道”，導致彼此頻頻過招。

即使是英特爾在高端工藝技術(shù)上屢次失誤，臺積電仍是十分尊敬英特爾，認為其技術(shù)研發(fā)底氣強大，臺積電創(chuàng)辦人張忠謀更表示“永遠不要小看英特爾”。對于三星，張忠謀曾表示佩服其為完成目標而展現(xiàn)的凝聚力，但因近年來兩家公司在高端工藝競爭上常常擦槍走火，彼此時常“斜睨”對方。

圖 | 英特爾在 SEMICON West 中進一步披露將 2D 封裝技術(shù) EMIB 和 3D 封裝技術(shù) Foveros 做結(jié)合。(來源：英特爾)

英特爾絕地大反攻

臺積電與三星頻頻較量，且屢次勝出的關(guān)鍵，除了在高端工藝技術(shù)上不手軟地砸錢，保持巨大的研發(fā)能量外，在 10 年前就看到要延續(xù)摩爾定律的壽命，唯有解開后端“封裝”技術(shù)的瓶頸，因此部署重兵在封裝領(lǐng)域。

英特爾雖然在 10 nm 工藝技術(shù)上延遲 4 年，導致全球芯片制造的龍頭寶座拱手讓給臺積電，但從 2019 年開始，英特爾展開絕地大反攻。

英特爾日前更在舊金山登場的 SEMICON West 中，強調(diào)能同時提供 2D 和 3D 封裝技術(shù)，分享 3 項重大封裝的全新技術(shù)架構(gòu)：

第一是 Co-EMIB 技術(shù)：英特爾先前已經(jīng)有嵌入式多芯片互連橋接 EMIB( Embedded Multi-die Interconnect Bridge)，這是一款 2D 的封裝技術(shù)，在之前的“架構(gòu)日”( Architecture Day )也宣布 3D 封裝技術(shù) Foveros 的誕生。

這次英特爾進一步提出 Co-EMIB 技術(shù)，基于 2D 封裝技術(shù) EMIB 和 3D 封裝技術(shù) Foveros，利用高密度的互連技術(shù)，實現(xiàn)高帶寬、低功耗，并實現(xiàn)有競爭力的 I/O 密度，全新的 Co-EMIB 技術(shù)可連結(jié)更高的計算性能，能夠讓兩個或多個 Foveros 元件互連，基本達到單晶片性能。

第二是英特爾的互連技術(shù) ODI(Omni-Directional Interconnect)，提供封裝中小芯片之間，無論是芯片或模塊之間的水平通信或是垂直通信，互聯(lián)通信都有更多靈活性。

ODI 封裝技術(shù)利用大的垂直通孔直接從封裝基板向頂部裸片供電，比傳統(tǒng)的硅通孔大得多且電阻更低，可提供更穩(wěn)定的電力傳輸，同時通過堆疊實現(xiàn)更高帶寬和更低時延。再者，利用這種方法可以減少基底芯片中所需的硅通孔數(shù)量，可減少面積且縮小裸芯片的尺寸。

第三是 MDIO：是基于先進介面匯流排 AIB( Advanced Interface Bus )發(fā)布的 MDIO 全新裸片間接口技術(shù)。MDIO 技術(shù)支持對小芯片 IP 模塊庫的模塊化系統(tǒng)設(shè)計，能夠提供更高能效，實現(xiàn) AIB 技術(shù)兩倍以上的速度和帶寬密度。

毫無疑問，英特爾與臺積電都將“大炮”對準 3D 封裝技術(shù)，這個“后摩爾定律”時代最至關(guān)重要的戰(zhàn)場。

3D 封裝技術(shù)的三大挑戰(zhàn)

英特爾之前提出的 Foveros 全新的 3D 封裝技術(shù)，就已經(jīng)讓市場十分驚艷。

因為3D 堆疊技術(shù)已在存儲領(lǐng)域?qū)崿F(xiàn)了，但要堆疊不同邏輯產(chǎn)品，則是一個巨大的技術(shù)門檻。英特爾就是想把芯片堆疊從傳統(tǒng)的被動硅中介層( passive interposer )與堆疊存儲器，擴展至堆疊高效能邏輯產(chǎn)品如 CPU 、 GPU 、 AI 芯片等，實現(xiàn)業(yè)界常常在談論的“異質(zhì)堆疊整合”技術(shù)，且不單是芯片堆疊，還做到不同 Wafer 之間的直接貼合。

英特爾為了以封裝技術(shù)全面大反攻，也大力借助“小芯片”( chiplet )概念，讓存儲和運算芯片能以不同組合堆疊。

Foveros 這項 3D 封裝技術(shù)可以將產(chǎn)品分解成更小的“小芯片”，其中的電源傳輸電路、 SRAM 、 I/O 元件可以建入底層的基礎(chǔ)芯片( base die )當中，而高效能邏輯芯片則堆疊在上面，同時 Foveros 也具備在新的裝置設(shè)計中混搭各種硅知識產(chǎn)權(quán)( IP )模組、各種存儲、 I/O 元件的彈性。

英特爾第一個使用高端 Foveros 封裝技術(shù)產(chǎn)品，將是結(jié)合 10 nm芯片的“ Lakefield ”處理器，根據(jù)英特爾之前宣布，會在 2019 年問世，這不但是英特爾繼 2018 年宣布推出 2D 封裝技術(shù)的 EMIB 之后另一大突破，更等同是對臺積電日前披露的 3D 封裝技術(shù) SoIC 下戰(zhàn)帖。

英特爾的 Lakefield 處理器預計是在單一芯片上采用 10nm 技術(shù)的 Sunny Cove 架構(gòu)為主核心，另外再配置 4 個 10nm 的 Tremont 架構(gòu)做為小核心，且內(nèi)建 LP DDR4 存儲控制器等，之所以可以把這么多的運算和處理元件都包在一顆單芯片中，秘訣就在 Foveros 封裝技術(shù)。

再者，未來英特爾也會將 Foveros 封裝技術(shù)從 10nm 推進至 7nm，通過 3D 封裝來延續(xù)摩爾定律。不過， Foveros 技術(shù)因為是堆層堆疊，非?？简炆幔由仙a(chǎn)良率是一大問題，以及上下層的供電穩(wěn)定性，因此可以說，目前 Foveros 封裝技術(shù)三大項挑戰(zhàn)分別為散熱、良率、供電等。

圖 |臺積電日前在上海技術(shù)論壇中展現(xiàn)四大封裝技術(shù)：CoWoS、InFO、WoW、SoIC，其中 SoIC 預計明年可開始生產(chǎn)。

圖 |臺積電日前在上海技術(shù)論壇中讓兩大3D封裝技術(shù)WoW、SoIC 亮相，同時做出比較，會是未來工藝技術(shù)持續(xù)推進的重要動力“

3D 封裝元年”將至

臺積電日前在批露最高端封裝技術(shù) SoIC(system-on-integrated-chips)技術(shù)時，市場也直言“真正的 3D IC 終于來了”， SoIC 預計從 2020 年起貢獻營收，并將在 2021 年創(chuàng)造顯著收入貢獻。

臺積電在封裝技術(shù)上陸續(xù)推出 2.5D的高端封裝技術(shù) CoWoS(Chip-on-Wafer-on-Substrate)，以及經(jīng)濟型的扇出型晶圓InFO( Integrated Fan-out )都非常成功，可以說一路從三星手上分食蘋果訂單，到獨享蘋果訂單，靠的就是封裝技術(shù)領(lǐng)先對手，將其產(chǎn)業(yè)地位推上另一個高峰。

早在 10 年前臺積電就看出隨著半導體前段工藝的快速微縮，后段封裝技術(shù)會跟不上前段工藝的腳步，臺積電技術(shù)往前沖刺的腳步會因此被拖累，等到那時，摩爾定律真的會失效，因此毅然決定投入封裝技術(shù)，在 2008 年底成立導線與封裝技術(shù)整合部門(Integrated Interconnect and Package Development Division, IIPD )。

可以觀察到，全球半導體龍頭霸主的地位，當中一大關(guān)鍵系于“ 3D 封裝技術(shù)”，2020 年將陸續(xù)進入 3D 封裝量產(chǎn)的時間點。

英特爾第一個采用 Foveros 封裝技術(shù)的“ Lakefield ”處理器預計 2019 年下半問世，但因為 COMPUTEX 中沒有宣布相關(guān)細節(jié)，不知時程是否有變化，而臺積電的 SoIC 封裝預計 2020 年小量貢獻營收，因此，可說 2020 年是“ 3D 封裝元年”，屆時又是摩爾定律的一大里程碑，預計英特爾、臺積電祭出的“真 3D ”封裝技術(shù)將帶來新一輪的廝殺。