典型ASIC設(shè)計(jì)具有下列相當(dāng)復(fù)雜的流程：

1) 、結(jié)構(gòu)及電氣規(guī)定。

2)、RTL級(jí)代碼設(shè)計(jì)和仿真測(cè)試平臺(tái)文件準(zhǔn)備。

3)、為具有存儲(chǔ)單元的模塊插入BIST(Design For test 設(shè)計(jì))。

4)、為了驗(yàn)證設(shè)計(jì)功能,進(jìn)行完全設(shè)計(jì)的動(dòng)態(tài)仿真。

5)、設(shè)計(jì)環(huán)境設(shè)置。包括使用的設(shè)計(jì)庫和其他一些環(huán)境變量。

6)、使用 Design Compiler工具,約束和綜合設(shè)計(jì),并且加入掃描鏈(或者JTAG)。

7)、使用 Design Compiler自帶靜態(tài)時(shí)序分析器,進(jìn)行模塊級(jí)靜態(tài)時(shí)序分析。

8)、使用 Formality工具,進(jìn)行 RTL級(jí)和綜合后門級(jí)網(wǎng)表的 Formal Verification。

9)、版圖布局布線之前,使用PrimeTime工具進(jìn)行整個(gè)設(shè)計(jì)的靜態(tài)時(shí)序分析。

10)、將時(shí)序約束前標(biāo)注到版圖生成工具。

11)、時(shí)序驅(qū)動(dòng)的單元布局,時(shí)鐘樹插入和全局布線。

12)、將時(shí)鐘樹插入到DC的原始設(shè)計(jì)中。

13)、使用 Formality,對(duì)綜合后網(wǎng)表和插入時(shí)鐘樹網(wǎng)表進(jìn)行 Formal Verification。

14)、從全局布線后的版圖中提取出估算的時(shí)間延時(shí)信息。

15)、將估算的時(shí)間延時(shí)信息反標(biāo)注到Design Compiler或者 Primetime。

16)、在Primetime中進(jìn)行靜態(tài)時(shí)序分析。

17)、在Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化。

18)、設(shè)計(jì)的詳細(xì)布線。

19)、從詳細(xì)布線的設(shè)計(jì)中提取出實(shí)際時(shí)間延時(shí)信息。

20)、將提取出的實(shí)際時(shí)間延時(shí)信息反標(biāo)注到Design Compiler或者Primetime中。

21)、使用Primetime進(jìn)行版圖后的靜態(tài)時(shí)序分析。

22)、在 Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化(如果需要)。

23)、進(jìn)行版圖后帶時(shí)間信息的門級(jí)仿真。

24)、 LVS和DRC驗(yàn)證,然后流片。