美國(guó)Cyclos Semiconductor公司宣布，其諧振時(shí)鐘網(wǎng)絡(luò)（Resonant Clock Mesh）技術(shù)被美國(guó)AMD公司（Advanced Micro Devices）封裝在了新一代處理內(nèi)核“Piledriver”（開(kāi)發(fā)代號(hào)）中（英文發(fā)布資料）。此次的成果是兩公司與Cyclos獨(dú)立前所在的美國(guó)密歇根大學(xué)在正于美國(guó)舊金山舉行的“ISSCC 2012”上共同發(fā)表的（演講序號(hào)：3.7）。

Piledriver是最近開(kāi)始供貨的 “Bulldozer”的新一代處理器內(nèi)核架構(gòu)。將來(lái)會(huì)應(yīng)用于服務(wù)器MPU“Opteron”等產(chǎn)品。此次采用32nm工藝以Piledriver架構(gòu)試制了由64個(gè)處理單元構(gòu)成的處理器內(nèi)核。時(shí)鐘頻率超過(guò)4GHz。利用Cyclos的揩振時(shí)鐘技術(shù)實(shí)現(xiàn)了該時(shí)鐘網(wǎng)絡(luò)。采用該技術(shù)后，與普通時(shí)鐘網(wǎng)絡(luò)相比，可將時(shí)鐘分配的功耗最大減少24％。另外，不僅功耗大幅降低，時(shí)鐘偏移也得到充分減小。整個(gè)芯片有望最多降低10％的功耗。

Cyclos以此次的技術(shù)實(shí)現(xiàn)商用化為目標(biāo)，于2006年從美國(guó)密歇根大學(xué)分離后創(chuàng)立。以前曾與英國(guó)ARM公司一起使用ARM9內(nèi)核驗(yàn)證過(guò)該技術(shù)的有效性，但以商用為前提得以采用還屬首次。據(jù)Cyclos介紹，諧振時(shí)鐘網(wǎng)絡(luò)技術(shù)的原理并不難。具體而言，就是在時(shí)鐘網(wǎng)絡(luò)的電容器和新集成的電感器上構(gòu)成諧振電路，將諧振電路的電容器和電感器之間交換能源時(shí)的電氣信號(hào)作為時(shí)鐘來(lái)使用。

諧振電路本身就是時(shí)鐘發(fā)生源，因此無(wú)需像已有時(shí)鐘網(wǎng)絡(luò)那樣使用大的時(shí)鐘緩沖器。不過(guò)，最初需要激發(fā)能量交換，而且當(dāng)諧振電路損失導(dǎo)致能量交換減緩時(shí)還要再次激發(fā)。Cyclos聲稱(chēng)，即便是如此，這些激發(fā)所需要的功率也遠(yuǎn)遠(yuǎn)小于已有時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘緩存器的驅(qū)動(dòng)功率。

諧振時(shí)鐘網(wǎng)絡(luò)技術(shù)令人擔(dān)心的問(wèn)題是電感器會(huì)不會(huì)導(dǎo)致芯片面積增大。對(duì)此，Cyclos給出了如下解釋。電感器是新集成的，因此采用該技術(shù)后，芯片面積按說(shuō)會(huì)平均增加4～5％。不過(guò)，很多微細(xì)工藝的SoC，其芯片面積決定于I/O焊盤(pán)的數(shù)量，因此芯片上有“空地”?？梢哉f(shuō)，在這些“空地”嵌入電感器，就等同于實(shí)際增加的芯片面積幾乎為零。

據(jù)Cyclos推算，要提供超過(guò)1GHz的時(shí)鐘，需要集成0.75n～1.25nH的電感器，其面積在100μm×100μm以下。而且，工藝微細(xì)化后金屬布線的厚度會(huì)增加，還有利于提高電感值。