維持阻塞D觸發(fā)器

1 維持阻塞D觸發(fā)器的電路結(jié)構(gòu)

維持阻塞D觸發(fā)器的電路如圖1所示。從電路的結(jié)構(gòu)可以看出，它是在基本RS觸發(fā)器的基礎(chǔ)之上增加了四個邏輯門而構(gòu)成的，C門的輸出是基本RS觸發(fā)器的置“0”通道，D門的輸出是基本RS觸發(fā)器的置“1”通道。C門和D門可以在控制時鐘控制下，決定數(shù)據(jù)[D]是否能傳輸?shù)交?strong>RS觸發(fā)器的輸入端。E門將數(shù)據(jù)[D]以反變量形式送到C門的輸入端，再經(jīng)過F門將數(shù)據(jù)[D]以原變量形式送到D門的輸入端。使數(shù)據(jù)[D]等待時鐘到來后，通過C門D門，以實現(xiàn)置“0”或置“1”。

圖1 維持阻塞D觸發(fā)器 圖2 觸發(fā)器置“1”狀態(tài) 圖3 觸發(fā)器置“0”狀態(tài)

2 維持阻塞D觸發(fā)器的工作原理

D觸發(fā)器具有置“0”和置“1”的功能。

設(shè)Q=0、[D]=1，當(dāng)CP來到后，觸發(fā)器將置“1”，觸發(fā)器各點的邏輯電平如圖2所示。在執(zhí)行置“1”操作時，C門輸出高電平;D門輸出低電平，此時應(yīng)保證置“1”和禁止置“0”。為此，將D=0通過①線加到C門的輸入端，保證C=1，從而禁止置“0”。同時D=0通過②線加到F門的輸入端，保證F=1，與CP=1共同保證D=0，從而維持置“1”，。置“0”過程與此類似。設(shè)Q=1、[D]=0，當(dāng)CP來到后，觸發(fā)器將置“0”。在執(zhí)行置“0”操作時，C門輸出低電平，此時應(yīng)保證置“0”和禁止置“1”。為此，將C=0通過④線加到E門的輸入端，保證E=1，從而保證C=0，維持置“0”。同時E=1通過③線加到F門的輸入端，保證F=0，從而使D=1，禁止置“1”。以上過程見圖1。

電路圖中的②線或④線都是分別加在置“1”通道或置“0”通道的同一側(cè)，起到維持置“1”或維持置“0”的作用;①線和③線都是加在另一側(cè)通道上，起阻塞置“0”或置“1”作用。所以①線稱為置“0”阻塞線，②線是置“1”維持線，③線稱為置“1”阻塞線，④線是置“0”維持線。從電路結(jié)構(gòu)上看，加于置“1”通道或置“0”通道同側(cè)的是維持線，加到另一側(cè)的是阻塞線，只要把電路的結(jié)構(gòu)搞清楚，采用正確的分析方法，就不難理解電路的工作原理。

根據(jù)對工作原理的分析，可以看出，維持阻塞D觸發(fā)器是在時鐘上升沿來到時開始翻轉(zhuǎn)的。我們稱使觸發(fā)器發(fā)生翻轉(zhuǎn)的時鐘邊沿為動作沿。

圖4是帶有異步清零和預(yù)置端的完整的維持阻塞D觸發(fā)器的電路圖。這個觸發(fā)器的直接置“0”和直接置“1”功能無論是在時鐘的低電平期間，還是在時鐘的高電平期間都可以正確執(zhí)行。 圖5 是D觸發(fā)器的邏輯符號，從圖5(a) 可看出CP是上升沿有效，當(dāng)然，D觸發(fā)器還有CP下降沿有效的，如圖5(b)所示。

(a) (b)

圖4 維持阻塞D觸發(fā)器 圖5 維持阻塞D觸發(fā)器邏輯符號

3特征表和特征方程

表4.3為D觸發(fā)器的特征表，特征表就是Qn將也作為真值表的輸入變量，而Qn + 1為輸出，此時的真值表稱為特征表。有特征表可得特征方程：Qn+1=D

4 狀態(tài)轉(zhuǎn)換圖和時序圖

維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖6所示， 圖(a)為狀態(tài)轉(zhuǎn)換圖，圖(b)為時序圖。

(a) (b)

圖6 D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖和時序圖

5 邊沿集成D觸發(fā)器

1.TTL集成D觸發(fā)器

圖7所示是TTL邊沿D觸發(fā)器7474的引出端功能圖。7474中集成了兩個觸發(fā)器單元，他們都是CP上升沿觸發(fā)的邊沿D觸發(fā)器，異步輸入端Rd、Sd低電平有效。

2.CMOS集成D觸發(fā)器

圖8所示是CMOS邊沿D觸發(fā)器CC4013的引出端功能圖。CC4013中集成了兩個觸發(fā)器單元，他們都是CP上升沿觸發(fā)的邊沿D觸發(fā)器，異步輸入端Rd、Sd高電平有效，即Rd = 1觸發(fā)器復(fù)位到0，Sd = 1觸發(fā)器置位到1。

圖7 7474的引出端功能圖 圖8 CC4013的引出端功能圖