作為對Intel 22nm三柵技術(shù)的后續(xù)追蹤報道，我們搜集了多位業(yè)界觀察家對此的理解和意見，以便大家能在Intel不愿意過早透露22nm三柵技術(shù)較多技術(shù)細節(jié)的情況下能更深入地理解這種技術(shù)。

 

傳統(tǒng)的平面型晶體管溝道位于柵電極的下方，溝道為平面2D結(jié)構(gòu)，平行與襯底，溝道的導通由單個柵電極控制；而三柵垂直型晶體管的溝道位置則位于垂直于襯底的鰭（Fin）中，溝道所在位置的鰭周圍被三個柵極從三個方向包圍。不僅如此，還可以采用將多個鰭并聯(lián)在一起，以增加晶體管的總電流的方法來提升管子的性能。按照Intel自己的說法，比較32nm平面型器件，22nm三柵管子在性能同等的條件下功耗可減少50%以上，而在功耗同等的條件下性能則可增加37%左右。

盡管Intel并不愿意過早透露22nm三柵制程的較多技術(shù)和制造細節(jié)，但Intel高管Mark Bohr已經(jīng)承認采用22nm三柵技術(shù)其制造成本約比32nm技術(shù)提高了2-3%左右，這部分增加的成本主要是由于蝕刻/淀積技術(shù)的復雜化而造成的--這主要是由于Intel仍然使用193nm液浸式光刻+雙重成像（簡稱193i+DP）方法來制造22nm三柵晶體管，因此需要采用更復雜的技術(shù)手段來保證193i+DP的可用性。不過，Deutsche Bank的分析師Ross Seymore認為這部分成本的增加，應該可以用晶體管密度提升帶來的成本下降來彌補。

Gartner的分析師Dean Freeman則強調(diào)22nm三柵工藝的實現(xiàn)主要對三個方面提出了相對較高的要求，一是光刻技術(shù)方面的要求，二是控制鰭側(cè)壁離子注入摻雜均勻性的要求，三是鰭邊緣粗糙度控制方面的要求。


而 Linley Group的分析師 Tom Halfhill則進一步把這些制程技術(shù)方面的要求細化為了四個方面：一是垂直鰭需要將較厚的硅層蝕刻后得到，二是要保證鰭尺寸均一性對蝕刻技術(shù)的要求更高，三是要在鰭的三面淀積柵極金屬材料的要求（Intel 22nm三柵制程采用了HKMG柵極，仍然采用Gate last工藝制作），四則是為了保證過程控制，有更嚴格的測試和驗證工藝方面的要求。在22nm三柵晶體管中，鰭和金屬柵的厚度，寬度尺寸會影響晶體管的性能。最后，按照電路設(shè)計的要求，還需要能夠靈活控制鰭的尺寸來實現(xiàn)某部分電路性能，延遲參數(shù)和功耗的優(yōu)化。

Chipworks的Dick James則強調(diào)三柵制程需要采用全新的電路設(shè)計和布局準則，因此不太可能使用三柵SRAM+邏輯電路采用平面型晶體管結(jié)構(gòu)的混合工藝（實際上此前的報道已經(jīng)證實了這一點）。

另外，F(xiàn)reeman還評價說，趕在應用EUV之前啟用三柵工藝，還可以避免同時啟用EUV和三柵兩種新技術(shù)導致的麻煩。

其它原文中有關(guān)三柵與FDSOI的成本對比，Intel在啟用三柵/HKMG技術(shù)方面領(lǐng)先業(yè)內(nèi)其它對手的程度，以及22nm三柵技術(shù)向Atom等移動類產(chǎn)品的推廣等方面或我們此前的文章中已經(jīng)有過介紹，或有些只是陳詞濫調(diào)，在此就不再重復刊出了，有興趣詳細閱讀全文的可以點擊這個鏈接。