超低電壓(ULV)制程將成物聯(lián)網發(fā)展的關鍵技術。半導體廠除加緊投入先進納米制程外，亦已積極開發(fā)超低電壓制程;相較于現今電壓約1伏特(V)的標準制程，超低電壓制程可降至0.7或0.3～0.4伏特，讓系統(tǒng)單芯片(SoC)動態(tài)功耗縮減一半甚至十分之一，以滿足物聯(lián)網應用對更低耗電量的要求。

工研院資通所生醫(yī)與工業(yè)積體電路技術組低功耗混合訊號部組長朱元華表示，面對物聯(lián)網裝置設計挑戰(zhàn)，半導體業(yè)者正積極開發(fā)新一代極低功耗的SoC，以發(fā)揮系統(tǒng)電源最大利用率。由于芯片動態(tài)功耗與其工作頻率、電壓平方值息息相關，因此晶圓代工廠、矽智財(IP)和IC設計業(yè)者也紛紛投入布局超低電壓制程，并分頭從制程控制和電路設計著手，期加速實現以更低電壓運作，且效能及良率穩(wěn)定的物聯(lián)網SoC。

據悉，臺積電日前發(fā)布的超低耗電(ULP)技術平臺，就是由超低電壓制程的設計概念衍伸而來。該公司率先將標準SoC制程大約落在1、1.2、1.5或1.8伏特電壓的水準，降低至0.7伏特左右，大幅縮減一半以上的芯片動態(tài)功耗，藉此發(fā)展出0.18微米到16納米鰭式電晶體(FinFET)等一系列超低耗電制程，協(xié)助客戶打造更低功耗且整合度更高的系統(tǒng)元件。

盡管SoC電源效率可望再提升一倍，但臺積電董事長張忠謀不諱言，這樣的規(guī)格與物聯(lián)網要求還有一段差距，從行動世代跨入物聯(lián)網時代，半導體產業(yè)至少須達成功耗僅十分之一的制程技術，方能滿足下游IC設計、模組廠，以及系統(tǒng)業(yè)者提升產品電源效率的殷切需求，促進萬物聯(lián)網的愿景加速來臨。

對此，朱元華指出，針對超低功耗物聯(lián)網SoC，半導體廠除了朝更先進的20、16納米制程邁進外，亦須基于芯片動態(tài)功耗與電壓平方成正比的通用算式，進一步投資發(fā)展0.3～0.4伏特超低電壓制程，以設計出工作電壓僅0.3伏特，動態(tài)功耗也隨電壓下降，等比例降至約十分之一(0.3伏特平方約0.09伏特)的SoC。

朱元華強調，目前一線晶圓代工廠、電子設計自動(EDA)工具商、IP供應商和IC設計業(yè)者皆加碼展開超低電壓制程研究，足見該技術已蔚為顯學。為協(xié)助臺商接軌此一設計潮流，卡位物聯(lián)網商機，工研院資通所亦馬不停蹄投入布局超低電壓制程控制、設計方法、芯片電路和邏輯架構等專利，并已將位準轉換器(LevelShift)、鎖相回路(PLL)等SoC周邊電源管理方案納入考量，全力推動超低電壓制程商用腳步。

除搶布專利，幫助臺商掌握先機外，資通所更致力打造超低電壓制程芯片的創(chuàng)新應用，期吸引更多國內半導體廠聚焦，進而拱大技術發(fā)展規(guī)模。朱元華透露，資通所已從三個層面著手，分別勾勒出超低電壓微控制器(MCU)、能源采集(EnergyHarvesting)器和資料轉換器的設計概念。

以MCU為例，目前業(yè)界雖可藉由軟體實現多元省電模式，但實際上MCU在各種工作頻率下，仍以相同電壓運行，因此還是有一定的動態(tài)功耗;朱元華認為，未來芯片商導入超低電壓制程，才能在硬體設計層面就大幅降低動態(tài)功耗，發(fā)揮更大的節(jié)能效益。

此外，資料轉換器在物聯(lián)網裝置不定時擷取到外界資訊時，必須不斷開啟、關閉以解析資料再休眠，若透過制程改善，讓資料轉換器以更低的電壓和頻率啟動，對節(jié)省系統(tǒng)電源將有莫大助益。