在電子制造業(yè)，為了面對產(chǎn)品越來越小、效能不斷提升的應用需求，原有傳統(tǒng)利用引線的封裝方法，已漸漸改采核心結(jié)構(gòu)更趨復雜的陣列組態(tài)基板封裝技術(shù)，但這種方式也會面臨架構(gòu)先天性的高密度、熱處理應用挑戰(zhàn)...

隨著電子裝置的設備體積日趨縮小，產(chǎn)品制造商加諸的各項應用功能卻不減反增，甚至還要達到效能倍增、電池續(xù)航能力更為長效的設計目標，雖然面對產(chǎn)品微縮化、功能多樣化的設計方向，可以透過積體電路的高度整合，來達到預期的設計效益，但即便是朝著整合晶片的方向去實現(xiàn)產(chǎn)品設計，但仍有整合的限制問題，必須尋求更具整合效益的技術(shù)來因應。


采FlipChip形式制作晶片，是快速增加元件密度，讓產(chǎn)品擴增更多功能的制程手法之一。NVIDIA


因應更高密度的晶粒制程，載板設計也成為配合的關(guān)鍵。Intel
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在眾多技術(shù)中，結(jié)構(gòu)更復雜的陣列組態(tài)基板封裝技術(shù)，是一種可以有效提升半導體電路密度的方法，讓傳統(tǒng)封裝方式可以找到另一個大幅改善體積、效能的應用方向，但陣列組態(tài)基板設計方式，即便能提升現(xiàn)有應用元件的整體效能，但在先天設計限制下，也須正視散熱、晶片密度增加的設計挑戰(zhàn)。

基本上，以電子設計的角度來檢視，積體電路的設計密度持續(xù)增加卻引發(fā)更多設計難題，例如，利用更高密度的晶體設計，電路密度增加，相對也代表電晶體數(shù)量同步增加，封裝完成的晶片元件肯定面臨散熱、機械強度、電子信號品質(zhì)...等多項開發(fā)需求，構(gòu)成產(chǎn)品品質(zhì)的種種挑戰(zhàn)。

甚至于，目前多數(shù)封裝依舊采引線封裝結(jié)構(gòu)，而為滿足高度復雜、高效能應用設計方案，半導體的元件設計已開始大量應用陣列組態(tài)基板處理封裝工作，而其均勻陣列式的設計結(jié)構(gòu)，讓基板中介層的設計可善用均勻接點結(jié)構(gòu)來處理基板封裝。

采行均勻陣列式接點結(jié)構(gòu)，可以讓基板之中介層帶出最后封裝外觀縮到最小的優(yōu)點，而基板、中介層則用以處理接地、電源的電子互連介面。陣列組態(tài)基板封裝技術(shù)，在接點間距、間隔距離因應微縮設計被大幅縮減時，接點密度就可能超越了引線式的封裝設計，加上進行傳輸用的電子通道長度也能因此大幅縮短，也就是說，當積體電路的傳輸通道越短、電感值就會出現(xiàn)降低現(xiàn)象，加上接點位處晶粒元件之正下方，還可以基本與連接(Host)電路結(jié)構(gòu)間達到功能連結(jié)、同時兼具更優(yōu)異的散熱效果。

基于傳輸路徑大幅縮減、散熱處理效果更好等優(yōu)點，令陣列封裝受到裝置開發(fā)者所青睞，因為，新穎的陣列組態(tài)基板封裝技術(shù)會比傳統(tǒng)引線式封裝設計結(jié)構(gòu)更能因應不同需求的元件設計，尤其是目前熱門的微處理器、微控制器、記憶體、特殊應用IC...等應用產(chǎn)品。

至于針對半導體封裝應用的基板，在面對高電路密度的應用環(huán)境，特別是針對電子產(chǎn)品的效能提升問題與產(chǎn)品本身的熱處理效能問題，都會有不同的要求程度，因為當電路密度增加，晶片封裝后的單位發(fā)熱量勢必會呈現(xiàn)倍數(shù)上升，而晶片呈現(xiàn)點狀的高熱并不容易處理，若又加上采堆疊功能載板，或者為提升效能所進行的外部時脈提升，整體元件的發(fā)熱狀態(tài)只會更凸顯熱處理問題的嚴重性，如何善用材質(zhì)或載板特性改善核心的熱傳導效率，成為高性能元件產(chǎn)品的設計關(guān)鍵。

高性能元件的制作方式，較多采取擴充輸出/輸入(I/O)的埠數(shù)，去倍增單一時間的傳輸資料量，或者采堆疊式基板搭配陣列封裝設計，去達到I/O倍數(shù)擴增的效用。然而，即便是效能因此增加了，但單位的電晶體數(shù)量也隨著大幅提升，考驗著基板材質(zhì)設計。

目前的基板材質(zhì)，為了達到較低的介電系數(shù)、更高的絕緣特性，多數(shù)產(chǎn)品轉(zhuǎn)用玻璃材質(zhì)進行加工制作，而業(yè)界也嘗試采取更多元的基板材料，來滿足不同的應用要求。例如，針對高頻應用的需求，就有采取強化纖維復合玻璃材質(zhì)，其實這種材質(zhì)為環(huán)氧樹脂搭配玻璃原料制作，甚至搭配內(nèi)含陶瓷粉體的填充材，制作出適合高溫運行的基板材料。

然而，采用多層基板的設計方案，在面對單一晶片追求更多附加功能的產(chǎn)品開發(fā)設計形式，因為內(nèi)嵌的電晶體數(shù)量不斷增加，導致晶片內(nèi)部需要更多的接腳與焊墊，預置這些設計才可以使I/O訊號傳遞能在晶片內(nèi)進行傳輸，即便有部分半導體封裝基板采用僅2~4層的增層式電路板，但多數(shù)整合產(chǎn)品所用的基板電路層數(shù)仍持續(xù)增加。目前的基板發(fā)展趨勢，是持續(xù)朝增加線路密度方向前進，例如45奈米元件應用即可采行至少14層的基板設計。

針對新世代應用的高度整合元件產(chǎn)品，也嘗試舍棄傳統(tǒng)引線搭接的封裝形式，改采具備高密度封裝優(yōu)勢的覆晶(Flip Chip)制作形式，來接合系統(tǒng)晶片內(nèi)的功能晶粒，但覆晶可能是一個可行方案，卻也存在不少制作的現(xiàn)實問題，例如，會影響到覆晶晶粒密度的問題就相當多，像是焊錫凸塊的勻稱度、基板的平坦度都是關(guān)鍵因素；此外，超高密度的覆晶應用會受到電遷移效應影響，尤其是長期使用之后，會讓微細間距的接點之間形成具微弱導電效果的橋接物質(zhì)，這將造成晶片功能線路短路或其他電氣性的故障損壞，必須多加重視。