隨者半導體高度密度集積化發(fā)展以及產品高頻化，I/O腳數不斷增加，傳統(tǒng)焊線封裝(Wirebond)封裝已不足以應付腳數的增加及產品的工作頻率不斷提升的走勢。對于可攜式電子產品市場逐漸擴大下，產品短小輕薄的要求使得封裝形式的變革成為當前半導體重要的議題。利用覆晶封裝(Flip Chip) 可達到快速整合產品特性和功能優(yōu)化目的，應用于高階產品如繪圖芯片、微處理器、芯片組等
Cadence IC / Package整合平臺能夠連結IC和Package，使用者可以在設計時間即解決問題，有效降低成本、提高效能及上市時程的總體考慮。

Cadence Package 整合技術
IC封裝是Silicon-Package-Board設計流程中相當重要的階段，Cadence Allegro 提供電路板到封裝的完整且可分階的架構；Cadence First Encounter提供IC到封裝的虛擬原型整合架構，利用這樣雙階段整合架構，可在有限的時間與成本下達到優(yōu)化全系統(tǒng)整合。Cadence Package整合技術在IC設計初期即可決定采用那種最佳的封裝和載板技術，使載板可做最有效及最經濟應用，亦可重復套用先前設計。而在設計過程中能方便及準確地預估實體、電氣、電源傳輸等特性(Allegro Package SI)，萃取Encounter的IC芯片之 I/O padring/array和封裝載板數據，整合成同步的流程，使得整體的可布線率、重要訊號的聯(lián)結和 I/Opadring/array的排布都能夠做最佳的整合和考慮，并且能夠與Encounter或其它(支持LEF/DEF 和OpenAccess) IC設計工具做雙向的ECO溝通。
以3D封裝而言，Cadence Package整合技術可用選購的3D field solver精確建立出整體或局部的3D 封裝模型，Design partitioning可讓多人同時進行同一份設計(option product)，并且可執(zhí)行Die to die，由芯片經過不同電路板鏈接再到最終芯片上的全系統(tǒng)鏈接分析。
Cadence Package整合技術不但提供完整IC封裝設計流程，著重于IC接點優(yōu)化、最佳打線設計、設計規(guī)范下的載板設計、精確聯(lián)機萃取及模型建立還有訊號 / 電源仿真的整合，更能簡化繁復的流程，提高整體效率。

WIREBOND 和 FLIP-CHIP 的接出樣式

封裝而言，Wirebond可稱為焊線封裝或打線接合，依其封裝外觀型態(tài)可分為DIP、SO、QFP、QFN、BGA等。Wirebond也是最常見的封裝方式，Cadence提供快速強大且多樣的Bondshell建立和編輯功能，利用它建立出各式各樣的Bondfinger，另外也有推擠及群組等功能，在數分鐘之內即可建立出所要的 BOND架構，而真實的Wireprofile可達到DFM-driven的設計架構并防范于未然，甚至可直接套用Kulicke & Soffa所驗證過的定義檔，以確定所設計出的Wirebond能夠真正被生產實現。

chip到package的聯(lián)機優(yōu)化
在 「無聯(lián)機模式」中，可在沒有預載聯(lián)機關系的情況下執(zhí)行 chip 到 package 的聯(lián)機優(yōu)化動作，藉由自動的聯(lián)機設定功能選擇要以可布線率或時間做優(yōu)化時的考慮基礎，而手動模式可以建新訊號、指定特定接點、刪去單一接點、刪去訊號，如果需要鍍金棒也會自動連結，當然如果有聯(lián)機關系檔也不必擔心，有一個很方便的精靈接口可以調整指定的字段，自動轉入各種格式的ASCII聯(lián)機檔。

HDI 設計
HDI 或增層式的設計也廣泛地應用在封裝設計中以求最有效的層面利用及配合細小間距的flip chip需求，各階的Allegro Package Designer和Allegro Package SI都能搭配其相應的HDI規(guī)范以達到其自動輔助設計的目的，而微導孔(Microvia，又稱微盲孔)也會自動設定并可做合并及分離，使層面的利用率達到最高。

制程需求的外加功能
在生產制程的準備方面，包括了鍍金棒(Plating bar)、蝕斷線(Etchback plating)、透氣孔(Metal pour degassing)和銅箔平均化(Metal layer balancing)都有考慮，而從文件到生產的各種資料都十分完備，可以很快速地建立出打線數據、尺寸標注、所需圖框和封裝數據。所支持的輸出格式包括Gerber 4X00和6X00系列、274X、Barco、DXF、AIF2及GDSII。
段標：以SIGXPLORER作拓樸的萃取
SigXplorer是1個圖形的聯(lián)機拓樸的編輯器，利用它的虛擬聯(lián)機系統(tǒng)(Virtual System Interconnect，簡稱VSIC)模型的平臺研究、分析和定義VSIC模型，以作為聯(lián)機間訊號分析驗證之用，電氣工程師可利用它來決定出最佳的擺放及布線策略，并定義出最佳的設計規(guī)則以做為現在及將來類似的產品直接套用。
如對各訊息或差動對做布線前的拓樸的萃取及條件分析，可幫助決定出最好的布線規(guī)則，而所定的規(guī)范可做為封裝設計時的電氣稽核條件，內含的模擬結果可以選擇以時域或頻域的不同來顯示效果，當然也可做為布線后訊號特性的驗證和除錯之用。

段標：SPICE基礎的仿真系統(tǒng) 與內嵌3D FIELD SOLVER引擎
內嵌的3D field solvers提供使用者能專注在設計上而不用擔心跨不同軟件間的轉換和接口問題，可把選到的訊號或整個設計輸出成IBIS、RLGC或Cadence的DML模型。同時可建立出IC電源的2-port RLC模型可做為VoltageStorm的動態(tài)IR drop電源分析；以及Grouped-port的模型以減少模型建立時間及模型檔案大小和仿真的時間。并且支持IBIS、Cadence DML、Spectre和 HSPICE各種模型 (HSPICE license required)。此外SigWave提供最全面的仿真結果顯示，并可有FFT傅利葉轉換和eye diagrams眼圖等效果。詳細介紹請見映陽科技網站http://www.graser.com.tw