當Altera開始開發(fā)自己的40nmStratixIVFPGA時，該公司的工程師在設計與測試前沿的很多方面都面臨挑戰(zhàn)。用Altera首席架構師兼著名工程師MikePengLi博士的話說，建立40nm器件的動力是要充分利用摩爾定律所表述的技術真理，以在每只芯片中裝入更多的邏輯、存儲器和接口。

Altera首席架構師及著名工程師MikePengLi博士解釋說，器件級的抖動必須不斷縮小，才能在物理層保持10–12的BER，同時也能在UI不斷縮小時提供充足的裕度。“根據(jù)摩爾定律，我們能夠顯著增加StratixIV中的晶體管密度。更高密度減少了單晶體管成本，使我們能夠在相同片芯面積中增加器件的功能和容量。但隨著單芯片上晶體管數(shù)量的增長，以及FPGA被用于超高性能應用，如分組交換機或幀交換機，我們還需要增加StratixIV中的帶寬，使數(shù)據(jù)能夠快速地進出器件?！?/p>

為了做到這一點，Altera必須支持自己客戶可能選擇實現(xiàn)的多種不同高速I/O，包括多代PCIExpress（PCIe1.1和PCIe2.0）、SerialATA/SAS（3Gbps和6Gbps）、FibreChannel（2.125Gbps、4.25Gbps和8.5Gbps）、40/100Gigabit以太網(wǎng)、CEI/OIF（6G和11G）、XFI（10G）和SFI/SFP+。Li表示：“我們得設計出整個硬件協(xié)議棧，使StratixIV能夠支持所有不同的標準。”

最近，EDN執(zhí)行編輯RonWilson列舉了Altera工程師的很多研究成果，當時他們成功地向市場推出了一款器件，并有望獲得EDN的年度創(chuàng)新獎（參考文獻1）；事實上，該器件最終獲得了“可編程邏輯與快速周轉ASIC”類別的年度創(chuàng)新獎。

毫無疑問的是，負責測試的Altera工程師成為了開發(fā)工作的幕后英雄，沒有獲得為設計團隊頒發(fā)的榮譽。但他們的工作非常關鍵，因為他們要與新工藝尺度下制造的高速串行I/O線較勁，這些工藝將速度推到了商用測試設備可以承受的極限。

信號完整性

Li指出，隨著速度的增長，今天的高速I/O設計正在更富挑戰(zhàn)性。他說：“標準要求在物理層有10–12的誤碼率。隨著UI（單元間隙）越來越小，要維持它并提供足夠的裕度就越來越困難。其內(nèi)在含義就是，器件級的抖動必須繼續(xù)縮減?！?/p>

Li指出，過去8年多以來，隨著晶體管價格的下跌，通信行業(yè)選擇將自己的資金投在硅片上去實現(xiàn)更高的速度，而不是投于構成通信信道的電纜或PCB（印刷電路板）材料。他表示：“今天硅片完成的功能包括發(fā)射器端的預加強和FEC（前向糾錯）以及接收器端的自適應均衡等，用于補償信道中的環(huán)境性變動。另外，有些客戶希望將BER（誤碼率）改善到10–15或10–17，這樣就可以放棄FEC等功能，從而有可能減少功耗?！?/p>

據(jù)Li稱，改善裕度的一個方法是盡量減小發(fā)射器的抖動。他說，抖動的一個主要來源是產(chǎn)生時鐘信號的RO（環(huán)形振蕩器）PLL（鎖相環(huán)）中使用的VCO（壓控振蕩器）。他認為，ROPLL方案很有用，因為它為客戶提供了頻率設定上的靈活性。但ROPLL受到其相位噪聲的限制，相位噪聲會轉換為隨機抖動。為避免這種情況，Altera在其StratixIV器件上為其高性能PLL提供了一個基于LC的振蕩器，代替ROPLL，提供低得多的噪聲與抖動。

功率完整性

Altera特性描述小組的經(jīng)理BozidarKrsnik稱：“除了應對信號完整性的挑戰(zhàn)以外，我們還要把大量精力花在功率完整性問題上?？蛻粢蟾凸β?。通過可編程電源技術等創(chuàng)新，能夠在電源裕度縮減時分析和確定電源的性能和作用。”

Krsnik補充說：“功率挑戰(zhàn)對FPGA尤其顯著，”并指出了與ASIC的不同之處，“客戶可以在FPGA結構中隨心所欲地做東西。他們可以構建出一些極不尋常的最差情況，涉及到電源能級、時鐘頻率以及器件編程模式?！边@就需要Altera的工程師作仔細分析，預測客戶會做什么。

Altera公司特性描述小組的經(jīng)理BozidarKrsnik說：“除了解決信號完整性挑戰(zhàn)以外，我們還把大量注意力放在功率完整性問題上?？蛻粢蟾偷墓β?。”

測量

許多測試工作都是由DanielChow負責的，他從2003年起就是Altera的高級技術人員。Chow帶領一個團隊，確定StratixIV的串行總線收發(fā)器的功率完整性和信號完整性，重點是抖動的測量。

為了確定高速串行收發(fā)器的特性，Altera工程師設計了七種類型的特性板（表1）。采用這些電路板，工程師能夠使用到FPGA的所有管腳，包括需要為器件各個子系統(tǒng)提供電源的電源腳。

表1.用于StratixIV的特性板