全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，F(xiàn)D SOI)是 28奈米與 20奈米半導(dǎo)體制程節(jié)點(diǎn)的最佳解決方案，主要原因是該技術(shù)與塊狀CMOS制程技術(shù)相比，其成本與泄漏電流較低，性能表現(xiàn)則更高。
同樣是100mm見(jiàn)方大小的晶片，采用 28奈米 FD SOI 制程的成本比塊狀CMOS 制程低3%，在 20奈米節(jié)點(diǎn)則可以進(jìn)一步低30%；這是因?yàn)閹?lái)更高參數(shù)良率的同時(shí)，晶圓成本也更低。此外相關(guān)資料也顯示，F(xiàn)D SOI制程裸晶的復(fù)雜度與塊狀CMOS制程比較，低了10%~12%。

更小的裸晶面積與更高的參數(shù)良率之結(jié)合，F(xiàn)D SOI制程在20奈米節(jié)點(diǎn)的產(chǎn)品成本優(yōu)勢(shì)會(huì)比塊狀CMOS制程多20%；在28奈米節(jié)點(diǎn)，F(xiàn)D SOI的性能則比20奈米塊狀CMOS高出15% (參考下圖)。


FD SOI 制程與塊狀CMOS制程的性能比較

FD SOI制程在高/低Vdd方面能提供比塊狀CMOS制程的能源效益(efficiency levels)表現(xiàn)；FD SOI在位元單元(bit cells)上的功率效益(power efficiency)也高出塊狀 CMOS，是因?yàn)檩^低的泄漏電流以及對(duì)α粒子更好的免疫力。


各種制程技術(shù)在28/20奈米節(jié)點(diǎn)的裸晶成本比較

盡管有種種因素，英特爾(Intel)仍決定在22奈米節(jié)點(diǎn)采用 FinFET 而非塊狀CMOS制程；該公司選擇22奈米而非20奈米節(jié)點(diǎn)的原因，是為了要免除對(duì)雙重圖形(double patterning)微影技術(shù)的需求。


各種制程技術(shù)在28/20奈米節(jié)點(diǎn)的晶圓片成本比較

晶圓代工業(yè)者一開始計(jì)劃轉(zhuǎn)向采用16/14奈米FinFET制程，而非20奈米塊狀CMOS制程，但現(xiàn)實(shí)情況是FinFET目前的元件結(jié)構(gòu)到2017年第四季以前都無(wú)法提供具成本競(jìng)爭(zhēng)力的產(chǎn)品。

因此晶圓代工業(yè)者調(diào)整了相關(guān)計(jì)劃；以臺(tái)積電(TSMC)為例，該公司的20奈米塊狀CMOS制程業(yè)務(wù)估計(jì)貢獻(xiàn)該公司 2014年總營(yíng)收(23億美元)的10%，在2014年第四季(估計(jì)營(yíng)收11億美元)其營(yíng)收貢獻(xiàn)度更可達(dá)到20%。

不過(guò)筆者認(rèn)為，20奈米塊狀CMOS制程在每閘成本方面無(wú)法低于28奈米節(jié)點(diǎn)，這對(duì)大量生產(chǎn)的手機(jī)晶片來(lái)說(shuō)至關(guān)重要；因此產(chǎn)業(yè)界在20奈米與16/14奈米FinFET制程的量產(chǎn)速率相當(dāng)不確定。有一個(gè)可能性是，28奈米晶圓產(chǎn)量到2020年仍將維持高水準(zhǔn)。


28奈米晶圓產(chǎn)量估計(jì)

將FD SOI制程微縮至14奈米(也就是ST所說(shuō)的10奈米)，其成本優(yōu)勢(shì)會(huì)比FinFET高出許多；這意味著FD SOI同時(shí)具備短期性與長(zhǎng)期性的優(yōu)勢(shì)，無(wú)論是在成本、功耗與性能表現(xiàn)上。

產(chǎn)業(yè)界不采用 FD SOI 制程的一個(gè)原因是缺乏來(lái)自供應(yīng)鏈的支持，以及對(duì)于技術(shù)未標(biāo)準(zhǔn)化的疑慮；不過(guò)包括Soitec、SunEdison與 Shin-Etsu Handotai等廠商都已經(jīng)開始供應(yīng)FD SOI 晶圓片，如果產(chǎn)業(yè)界采用該技術(shù)，那些廠商能擴(kuò)展產(chǎn)能應(yīng)對(duì)供應(yīng)鏈的挑戰(zhàn)。

其他問(wèn)題包括開發(fā)新IP與IP庫(kù)的需求、需要具備基底偏壓(body biasing)設(shè)計(jì)能力的人才，以及確保設(shè)計(jì)流程的建立等等；在這些方面，各家領(lǐng)導(dǎo)級(jí)EDA供應(yīng)商已經(jīng)表示有解決方案，學(xué)習(xí)基底偏壓設(shè)計(jì)技術(shù)并非難事。

當(dāng)半導(dǎo)體產(chǎn)業(yè)的時(shí)間表是以制程技術(shù)每?jī)赡晟?jí)一次的周期前進(jìn)，走不同的路線是有高風(fēng)險(xiǎn)的；但隨著新一代技術(shù)的發(fā)展時(shí)程延長(zhǎng)──以及估計(jì)28奈米與衍生技術(shù)將到2020年都維持高晶圓產(chǎn)量──不做出最好的選擇恐怕得面臨更高的風(fēng)險(xiǎn)。

如果你對(duì)突破20奈米制程節(jié)點(diǎn)困境有其他的看法，歡迎討論！

編譯：Judith Cheng

(參考原文：20nm Dilemma Explained，by Handel Jones)