高介電常數(High-k) 金屬閘極應用于先進互補式金氧半導體(CMOS) 技術的關鍵挑戰(zhàn)是什么？

高介電常數/金屬閘極(HKMG) 技術的引進是用來解決標準SiO2/SiON 閘極介電質縮減所存在的問題。雖然使用高介電常數介電質能夠持續(xù)縮減等效氧化物厚度(EOT)，整合這些材料需對NMOS及PMOS 元件采用不同的金屬閘極。為了以最低臨界電壓（從而為最低功率）操作元件，NMOS元件必須使用低工作函數金屬而PMOS 元件則必須使用高工作函數金屬。即便有許多種金屬可供挑選，但其中僅有少數具有穩(wěn)定的高介電常數界面，并且大部份金屬其工作函數會隨著厚度及熱預算改變而偏移。因此，業(yè)界已在使用高介電常數/金屬閘極技術時，廣泛選用替換閘(RPG) 工藝以緊密控制金屬工作功函數以及所產生的元件臨界電壓。

TiN 為工作函數較高的金屬，其在高介電常數介電質上穩(wěn)定，因而可用來當作PMOS 的閘極。然而，對于NMOS 而言，大部份低工作函數的金屬（鋁、鈦等）在高介電常數材料上非常不穩(wěn)定，會有漏電流及可靠度的問題。迄今為止，NMOS 元件的解決方案是采用控制摻雜金屬擴散，例如將鋁摻入閘極介電質上的TiN 層。由于純金屬ALD 有其難度，故標準平面HKMG 技術結合ALD（HfO2、TiN、TaN）與PVD （Al、Ti） 薄膜以設定適當的元件臨界電壓。厚度及熱預算必須嚴密控制以確保晶粒與晶圓有良好的可變性。隨著業(yè)界轉移到FinFET （鰭式場效電晶體）技術，階梯覆蓋率的需求更具挑戰(zhàn)性。純金屬 PVD 不再列入考慮。有必要引進新的ALD 金屬以確保元件臨界電壓可設定妥當。閘極堆疊中的ALD 金屬薄膜不僅要設定正確的工作函數，同時也要有100% 的階梯覆蓋率、低電阻率以及更重要的是，在元件內妥善整合而沒有可靠度衰減的問題。

在高介電常數金屬閘極沉積工藝中，ALD 提供非常好的薄膜品質。但其沉積率較低。身為設備供應商，ASM 將如何改良沉積率？ ALD 在薄膜品質與沉積率方面是否優(yōu)于MOCVD ？

在理想的ALD 工藝里，薄膜生長完全控制于表面。前導物(precursor) 以脈沖方式送入反應器時，將與所有可用的反應位置(reactive site) 發(fā)生作用，直到反應位置耗盡。表面若無反應位置則將中止薄膜生長。因此，ALD 薄膜生長的確可一次一原子層地受到控制。這與MOCVD不同，其生長主要由前導物之濃度與流量以及沉積工藝的溫度與壓力所控制。僅管ALD 沉積率可能慢（一般低于每個周期1 埃），但可藉由適當的反應器及前導物遞送設計而優(yōu)化周期。隨著適當的反應器設計，ALD 工藝的產出量確實比得上MOCVD，尤其是對于薄膜而言。對于某些薄膜，ASM 已展示高達每分鐘200 埃的單一晶圓ALD沉積率。另外，藉由新批樣及微批量工具設計，較低產出量的問題得以解決。然而，要注意的是，許多ALD 工藝實際運作時，在薄膜中將有CVD 成份，理由在于脈沖式補充前導物時，反應器內將存在未凈化的前導物。這可能是因為ALD 反應器設計不良或為了極度縮短ALD 周期所致。通常，工藝工程師會優(yōu)化ALD 工藝而混合正確的CVD與ALD成份用量，從而增加產出量，同時也保持優(yōu)越的階梯覆蓋率及ALD 薄膜的薄膜品質。

反應室(chamber) 的溫度及壓力如何影響ALD 薄膜品質？熱壁式反應室與冷壁式反應室有何不同？那一種才是 ALD 設備的未來趨向？

ALD 薄膜沉積的工藝窗口較大，前導物劑量(precursor dose)，溫度及壓力通常受到積極控制以得到正確的薄膜品質。反應器壓力有助于優(yōu)化凈化時間并且確保沉積反應器凈化妥當。 ALD 薄膜生長及品質由前導物之間的反應動力學(kinetics of the reaction) 所決定。溫度有助于于控制反應歷程，然而，大部份常見的ALD 制程較不受溫度影響。反應器的溫度控制主要在于管理用于沉積制程的前導物分解。許多ALD 前導物對溫度敏感，ALD 反應器的設計必須配合適當處理并且遞送這些材料。

在熱壁式反應室中，整個反應器加熱到與晶圓晶座/基盤(wafer susceptor/chuck) 的溫度一樣。此類反應器對于ALD 沉積來說是理想選擇，尤其是在所使用的前導物不易分解時。由于室壁是整個加熱，凈化效率得以提升因為前導物容易由反應器表面釋出。在冷壁式反應室里，晶圓是在晶座/基盤上加熱，伹反應器的壁面保持較冷的溫度。此類反應器在使用易分解前導物時有幫助，因為前導物可以不用分解直到其接觸晶圓表面。然而，冷壁式反應器會難以凈化，尤其是在使用如H2O 或NH3 之「強固」式反應物時更是如此。熱壁式及冷壁式反應器在ALD 中都有其應用性，但要考慮所要沉積的薄膜以及可選用的前導物小心作出正確的選擇。

在45納米節(jié)點中，人們開始用HfO2 作為閘極介電材料。在更先進的節(jié)點中，是否有采用任何新的氧化物材料？設備的新挑戰(zhàn)又是什么？

HfO2 已是用于數代HKMG 技術的標準高介電常閘極介電質。大部份先進HKMG 元件的關鍵挑戰(zhàn)在于高介電常數閘極介電質的持續(xù)縮減。 HfO2 在最新的技術節(jié)點已漸次縮減到大約12 至15 埃。由于這只代表少數單層介電材料，進一步物理縮減已不可行，閘極介電質在不遠的未來將必須改用更高介電常數的替代物。然而，由于過去十年對于HfO2 已有許多整合上的學習(learning)，轉用完全不同的材料系統(tǒng)不是易事。最明顯的過度是以較高介電常數摻雜基質HfO2 以增強總介電質堆疊的縮減性，同時改善漏電流及可靠度的效能。由于堆疊總EOT 有許多是由HfO2 底下SiO2 界面層的較低介電常數值所決定，故以較高介電常數材料摻雜此界面層還在努力中。本方法對于減少EOT 是最有前途的方法，但就整合觀點而言也最麻煩。 SiO2 界面廣為人所熟悉，去除或修改此界面一直都會導致遷移率減退以及元件可靠度降低。

若上述方式證實無法成功，閘極介電質的物理縮減將削弱，并且產業(yè)界將被迫移往新架構，如閘極遍布架構(gate all around structure) 或更高遷移率的基底，如鍺(Ge) 和砷化銦鎵(InGaAs)，用以持續(xù)改良半導體元件的效能。