FinFET技術(shù)是電子業(yè)界的新一代先進(jìn)技術(shù)，是一種新型的多重閘極3D電晶體，提供更顯著的功耗和效能優(yōu)勢(shì)，遠(yuǎn)勝過(guò)傳統(tǒng)平面型電晶體。Intel已經(jīng)在22nm上使用了稱為“三閘極(tri-gate)”的FinFET技術(shù)，同時(shí)許多晶圓廠也正在準(zhǔn)備16奈米或14奈米的FinFET制程。雖然這項(xiàng)技術(shù)具有巨大的優(yōu)勢(shì)，但也帶來(lái)了一些新的設(shè)計(jì)挑戰(zhàn)，需要整個(gè)半導(dǎo)體設(shè)計(jì)生態(tài)系統(tǒng)的廣泛研發(fā)和深層協(xié)作，才能夠成功。

附圖 : Cadence晶片實(shí)現(xiàn)事業(yè)群資深副總裁徐季平(Chi-Ping Hsu)

FinFET就是場(chǎng)效應(yīng)電晶體(FET)，名字的由來(lái)是因?yàn)殡娋w的閘極環(huán)繞包裹著電晶體的高架通道，或稱為“鰭”。與平面電晶體相比，這種方法能夠更妥善地控制電流，并同時(shí)降低漏電和動(dòng)態(tài)功耗。與28奈米制程相比，16奈米/14奈米 FinFET制程可以提高40-50％效能，或減少50％功耗。有些晶圓廠會(huì)直接在16奈米/14奈米上采用FinFET技術(shù)，有些晶圓廠為了更容易轉(zhuǎn)移到FinFET技術(shù)，會(huì)讓高層金屬維持在20nm。

那么20奈米的平面型電晶體還有市場(chǎng)價(jià)值嗎？這是一個(gè)好問(wèn)題，在2013年初，20nm的平面型電晶體制程將會(huì)全面投入生產(chǎn)，而16奈米/14奈米 FinFET量產(chǎn)還需要一到兩年時(shí)間。還有許多關(guān)于FinFET成本和良率的未知變數(shù)。但是隨著時(shí)間的推移，尤其是伴隨著新一代行動(dòng)消費(fèi)電子設(shè)備的發(fā)展，我們有理由更加期待FinFET技術(shù)。

FinFET設(shè)計(jì)挑戰(zhàn)

和其他新技術(shù)一樣，F(xiàn)inFET也引起了一些設(shè)計(jì)挑戰(zhàn)，對(duì)客制/類比設(shè)計(jì)人員而言尤其顯著。其中之一稱為“寬度量化”，因?yàn)镕inFET元件最好是作為常規(guī)結(jié)構(gòu)放置在一個(gè)網(wǎng)格上。標(biāo)準(zhǔn)單元設(shè)計(jì)人員可以更改平面電晶體的寬度，但是不能改變鰭的高度或?qū)挾龋蕴岣唑?qū)動(dòng)器強(qiáng)度的最佳做法就是增加鰭的數(shù)量。增加個(gè)數(shù)必須為整數(shù) - 你不能添加四分之三的鰭。

另一個(gè)挑戰(zhàn)來(lái)自3D技術(shù)本身，因?yàn)?D意味著必須萃取和建模更多的電阻（R）和電容（C）寄生。設(shè)計(jì)人員不能再只是為電晶體的長(zhǎng)度和寬度建模，電晶體內(nèi)的Rs和Cs，包括本地互連，鰭和閘極，對(duì)于預(yù)測(cè)電晶體的行為都是至關(guān)重要的。還有一個(gè)問(wèn)題是層電阻。

20奈米制程在第一層金屬(M1)下增加了一個(gè)局部互連層，其電阻分布是不均勻的，并且取決于通道所放置的位置。另外，上金屬層和下金屬層的電阻率差異可能會(huì)達(dá)到百倍以上。

還有一些挑戰(zhàn)不是來(lái)自于FinFET本身，而是來(lái)自16nm及14nm上更小的幾何尺寸。一個(gè)是雙重曝光(double patterning)，這是20nm及以下制程繼續(xù)沿用既有的193nm曝光設(shè)備，而必須采用的技術(shù)。需要額外的光罩，搭配標(biāo)色分解的制程，在不同的光罩上實(shí)現(xiàn)布局特性。布局依賴效應(yīng)（LDE）的發(fā)生是因?yàn)椴季治锛胖迷诳拷渌麊卧蜓b置時(shí)，會(huì)影響其時(shí)序和功耗。而且隨著幾何尺寸的縮小，電遷移（Electromigration）變得更顯著。

EDA的重要角色

如前所述，上述問(wèn)題主要影響客制/類比設(shè)計(jì)。如果數(shù)位設(shè)計(jì)人員能夠利用自動(dòng)化，具備FinFET意識(shí)的工具和支援FinFET的單元庫(kù)，將可發(fā)現(xiàn)，單元具備更好的功耗和效能。但是，數(shù)位設(shè)計(jì)人員也會(huì)發(fā)現(xiàn)新的和更復(fù)雜的設(shè)計(jì)規(guī)則、雙重曝光著色的要求和更嚴(yán)格的單元和腳位限制。最后，有些SoC設(shè)計(jì)人員還會(huì)被要求來(lái)設(shè)計(jì)和驗(yàn)證數(shù)百萬(wàn)閘道的晶片。設(shè)計(jì)人員必須在更高的抽象層次上工作，并且大量重復(fù)利用晶片IP。

EDA業(yè)界在研發(fā)上花費(fèi)了大量的錢，以解決先進(jìn)制程上的設(shè)計(jì)挑戰(zhàn) - 事實(shí)上，我們預(yù)期，EDA業(yè)界在20奈米、16奈米和14奈米的總研發(fā)費(fèi)用可能高達(dá)12億美元到16億美金。從FinFET觀點(diǎn)而言，例如，萃取工具必須強(qiáng)化，以便處理Rs和Cs，更妥善地預(yù)測(cè)電晶體效能。這些Rs和Cs不能等待晶片成型后分析 – 必須在設(shè)計(jì)周期盡早進(jìn)行，所以電路設(shè)計(jì)人員和布局設(shè)計(jì)人員必須改變作法密切協(xié)作。

每項(xiàng)實(shí)體設(shè)計(jì)工具都必須能夠處理幾百條為了16nm/14nm FinFET技術(shù)而新生的設(shè)計(jì)規(guī)則。包括布局、繞線、最佳化、萃取和實(shí)體驗(yàn)證。也必須利用這些工具進(jìn)行單元庫(kù)的最佳化。所以一個(gè)完善整合的先進(jìn)制程解決方案將使客制/類比和數(shù)位設(shè)計(jì)變得更容易。

EDA供應(yīng)商也是垂直協(xié)作當(dāng)中不可或缺的一環(huán)，包括晶圓代工廠和IP供應(yīng)商。來(lái)自EDA和IP開(kāi)發(fā)人員的回饋會(huì)影響制程發(fā)展，然后反過(guò)來(lái)要求新的工具和IP。例如，2012年，Cadence、ARM和IBM間三方合作產(chǎn)生了第一個(gè)14nm FinFET測(cè)試晶片。

16nm/14nm FinFET技術(shù)將是一個(gè)Niche技術(shù)，或者成為IC設(shè)計(jì)的主流？歷史證明，每當(dāng)創(chuàng)新出現(xiàn)，人們就會(huì)勾勒如何加以利用以實(shí)現(xiàn)新的、而且往往是意想不到的價(jià)值。FinFET技術(shù)將開(kāi)啟電腦、通信和所有類型消費(fèi)電子產(chǎn)品的大躍進(jìn)時(shí)代。這就是為什么Cadence公司堅(jiān)信FinFET技術(shù)將為電子業(yè)界開(kāi)創(chuàng)全新紀(jì)元，這也是為什么我們致力于為整個(gè)業(yè)界推動(dòng)這項(xiàng)技術(shù)。