專家觀點(diǎn)：可顯著提升行動(dòng)晶片效能的FD-SOI制程
[導(dǎo)讀]隨著智慧型手機(jī)功能最近不斷升級(jí)演化，消費(fèi)者的期望值日益攀升；速度更快的多核心高時(shí)脈頻率CPU、令人震撼的3D圖形、高解析多媒體和高速寬頻，現(xiàn)已成為高階手機(jī)的標(biāo)準(zhǔn)配置。同時(shí)，消費(fèi)者還期望手機(jī)纖薄輕盈，電池續(xù)航
隨著智慧型手機(jī)功能最近不斷升級(jí)演化，消費(fèi)者的期望值日益攀升；速度更快的多核心高時(shí)脈頻率CPU、令人震撼的3D圖形、高解析多媒體和高速寬頻，現(xiàn)已成為高階手機(jī)的標(biāo)準(zhǔn)配置。同時(shí)，消費(fèi)者還期望手機(jī)纖薄輕盈，電池續(xù)航能力至少與以前的手機(jī)持平。
對(duì)于手機(jī)廠商和設(shè)計(jì)人員來(lái)說(shuō)，消費(fèi)者的期望意味著行動(dòng)晶片需具備優(yōu)異的性能，同時(shí)兼具低成本和低功耗。完全耗盡型絕緣上覆矽(Fully Depleted Silicon on Insulator，F(xiàn)D-SOI)制程技術(shù)，是滿足這些需求的最佳解決方案。
在2012年行動(dòng)通訊世界大會(huì)上(Mobile World Congress)，意法愛立信執(zhí)行長(zhǎng)Didier Lamouche證實(shí)我們的下一代 NovaThor 平臺(tái)，即NovaThorL8540的后續(xù)產(chǎn)品，將采用 28nm FD-SOI 制程。 FD-SOI 技術(shù)目前已經(jīng)可供晶片開發(fā)使用，該技術(shù)將會(huì)使28nm制程的晶片產(chǎn)品在性能和功耗方面有顯著的提升。因?yàn)橹瞥虖?fù)雜程度相對(duì)較低，F(xiàn)D-SOI解決了制程升級(jí)、泄漏電流和可變性等問(wèn)題，能夠?qū)?strong>CMOS制程節(jié)點(diǎn)進(jìn)一步降至28nm或28nm以下。
像FinFET技術(shù)一樣，F(xiàn)D-SOI最初是為20nm節(jié)點(diǎn)及以下開發(fā)設(shè)計(jì)，能夠突破傳統(tǒng)體效應(yīng)CMOS制程升級(jí)的限制因素，例如，高泄漏電流和終端設(shè)備多樣性的難題；但是，又與FinFET技術(shù)不同，F(xiàn)D-SOI保留了傳統(tǒng)體效應(yīng)CMOS制程的平面結(jié)構(gòu)復(fù)雜度相對(duì)較低的優(yōu)點(diǎn)，這可加速制程開發(fā)和量產(chǎn)速度，降低現(xiàn)有設(shè)計(jì)遷移難度。
意法愛立信、意法半導(dǎo)體、Leti 和Soitec的技術(shù)合作，讓我們能夠在28nm技術(shù)節(jié)點(diǎn)發(fā)揮FD-SOI的優(yōu)勢(shì)：先進(jìn)性能、具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比和最佳化能效。第一部份主要討論性能，第二部份將討論其他兩個(gè)優(yōu)勢(shì)。
在寬電壓范圍內(nèi)性能領(lǐng)先
下圖比較了在慢制程角(SS)和環(huán)境溫度最惡劣時(shí)ARM Cortex-A9 CPU核心的一個(gè)特定關(guān)鍵通道能夠達(dá)到的最高頻率──Vdd電源電壓曲線。每條曲線代表一個(gè)特定的28nm制程：
˙28HP-LVT是用于行動(dòng)設(shè)備的高性能體效應(yīng)CMOS制程，瞄準(zhǔn)高性能行動(dòng)設(shè)備CPU，具有處理速度快和閘極氧化層薄的特點(diǎn)，因此，從可靠性看，Vdd 過(guò)驅(qū)動(dòng)能力有限 (~1.0V)。
˙28LP-LVT 是一種低功耗的體效應(yīng)CMOS 制程，過(guò)去用于低功耗行動(dòng)應(yīng)用，LP 基于柵氧化層更厚的電晶體，支援更高的過(guò)驅(qū)動(dòng)電壓(高達(dá)1.3V)。
˙28FDSOI-LVT是意法半導(dǎo)體開發(fā)的28nm FD-SOI制程，閘極結(jié)構(gòu)與28LP相似，也支援1.3V過(guò)驅(qū)動(dòng)電壓。
在這三種制程中，只考慮低壓閾值(LVT)，因?yàn)樘幵谶@樣的電壓下時(shí)處理性能最高。
圖一各種28nm 制程性能比較
28nm 制程性能比較
1. 首先觀察到的是，在標(biāo)稱電壓(HP＝0.9V，LP＝1.0V，F(xiàn)D-SOI＝1.0V)時(shí)，F(xiàn)D-SOI的峰值性能與HP制程相似；在Vdd電壓相同時(shí)，性能比LP高35%。
2. 此外，隨著Vdd 電壓升高，F(xiàn)D-SOI的性能進(jìn)一步提高，而HP 制程無(wú)法承受更高的電壓，因此，前者的合成峰值性能高于后者。
3. 在工作電壓過(guò)低時(shí)，如Vdd=0.6V, LP將無(wú)法執(zhí)行或性能很低；FD-SOI與HP制程相當(dāng)甚至高于HP制程，但是前者的泄漏電流和動(dòng)態(tài)功耗要比后者低很多，我將在后面的內(nèi)容中給予說(shuō)明。
4. 相較體效應(yīng)CMOS制程，F(xiàn)D-SOI的制程可變性低，在適合CPU處理非密集型任務(wù)的頻率(200MHz-300MHz)時(shí)，能夠支援更低的工作電壓(最低0.5V)，例如，硬體加速音/視訊播放。
因此，在寬Vdd電壓范圍(0.5V 至1.3V)內(nèi)，F(xiàn)D-SOI的合成性能高于行動(dòng)處理器專用的體效應(yīng)CMOS制程，這些性能優(yōu)勢(shì)適用于提高峰值性能，或者在保證性能不變的前提下降低Vdd工作電壓，因而降低動(dòng)態(tài)功耗。
具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比
前面我們探討了FD-SOI制程在性能/電壓比方面的技術(shù)優(yōu)勢(shì)，接下來(lái)，我們將分析另外兩大優(yōu)勢(shì)：具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比和最佳化能效。
FD-SOI制程不僅帶來(lái)前文所述的性能優(yōu)勢(shì)，還具有同級(jí)產(chǎn)品最低的泄漏電流，下圖二是前文圖示的ARM Cortex-A9 關(guān)鍵通道在85℃時(shí)典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當(dāng)泄漏電流相同時(shí)，F(xiàn)D-SOI在標(biāo)稱電壓(1.0V)時(shí)的執(zhí)行頻率高于標(biāo)稱電壓(1.0V)時(shí)的LP制程或標(biāo)稱電壓(0.9V)時(shí)的HP制程。
圖二LP、HP和FD-SOI制程的泄漏電流與處理速度比較
圖二中的淺藍(lán)色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標(biāo)稱Vdd 電壓(對(duì)動(dòng)態(tài)功耗影響巨大的參數(shù))，同時(shí)保持與LP和HP制程相同的或更高的性能。
然后，如藍(lán)色延長(zhǎng)虛線所示，施加在LVT FD-SOI電晶體上的正向體偏壓(注1)使其能夠達(dá)到HP可達(dá)到的性能，而在施加偏壓后，多晶矽電晶體的泄漏電流增幅與LP制程相同。該泄漏電流/速度比優(yōu)勢(shì)是28nm FD-SOI制程獨(dú)有優(yōu)勢(shì)，真正地融LP 和HP兩大制程的優(yōu)點(diǎn)于一身。
最佳化能效
對(duì)高階行動(dòng)應(yīng)用來(lái)說(shuō)，良好處理性能兼出色的泄漏電流還不夠，在行動(dòng)設(shè)備日常使用過(guò)程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關(guān)鍵。圖三描述了三種不同的28nm 制程的動(dòng)態(tài)功耗特性，并給出了動(dòng)態(tài)功耗－最大頻率特性曲線。
圖三LP、HP和 FD-SOI動(dòng)態(tài)功耗/頻率比較
從圖三中不難看出，在特定頻率時(shí)，F(xiàn)D-SOI的總功耗總是比其它兩項(xiàng)技術(shù)低很多，即便達(dá)到目標(biāo)頻率所需的電源電壓略高于28nm HP。這主要因?yàn)镕D-SOI技術(shù)的總功耗中泄漏電流較低。在整個(gè)電源電壓范圍和對(duì)應(yīng)的性能范圍內(nèi)均是如此，這充分證明，F(xiàn)D-SOI是能夠給行動(dòng)設(shè)備帶來(lái)最高能效的解決方案。
從本文可以看出，28nm FD-SOI在對(duì)于行動(dòng)運(yùn)算設(shè)備極其重要的關(guān)鍵參數(shù)方面優(yōu)于現(xiàn)有的體效應(yīng)制程，具有高性能且低功耗的優(yōu)點(diǎn)，因此，意法愛利信選用FD- SOI設(shè)計(jì)下一代NovaThor高性能智慧型手機(jī)和平板電腦平臺(tái)。
注1 體偏壓是在CMOS電晶體的體效應(yīng)部份施加可變電壓，以提高泄漏電流為代價(jià)換取更快執(zhí)行速度(正向體偏壓)，或者以犧牲性能為代價(jià)換取更低的泄漏電流(反向體偏壓)。雖然體效應(yīng)CMOS具有這項(xiàng)功能，但是，因?yàn)槁駵涎趸瘜訉㈦娋w通道與矽體效應(yīng)部份(背柵效應(yīng))隔離，體偏壓的效果在FD-SOI技術(shù)上更加出色。[!--empirenews.page--]
對(duì)于手機(jī)廠商和設(shè)計(jì)人員來(lái)說(shuō)，消費(fèi)者的期望意味著行動(dòng)晶片需具備優(yōu)異的性能，同時(shí)兼具低成本和低功耗。完全耗盡型絕緣上覆矽(Fully Depleted Silicon on Insulator，F(xiàn)D-SOI)制程技術(shù)，是滿足這些需求的最佳解決方案。
在2012年行動(dòng)通訊世界大會(huì)上(Mobile World Congress)，意法愛立信執(zhí)行長(zhǎng)Didier Lamouche證實(shí)我們的下一代 NovaThor 平臺(tái)，即NovaThorL8540的后續(xù)產(chǎn)品，將采用 28nm FD-SOI 制程。 FD-SOI 技術(shù)目前已經(jīng)可供晶片開發(fā)使用，該技術(shù)將會(huì)使28nm制程的晶片產(chǎn)品在性能和功耗方面有顯著的提升。因?yàn)橹瞥虖?fù)雜程度相對(duì)較低，F(xiàn)D-SOI解決了制程升級(jí)、泄漏電流和可變性等問(wèn)題，能夠?qū)?strong>CMOS制程節(jié)點(diǎn)進(jìn)一步降至28nm或28nm以下。
像FinFET技術(shù)一樣，F(xiàn)D-SOI最初是為20nm節(jié)點(diǎn)及以下開發(fā)設(shè)計(jì)，能夠突破傳統(tǒng)體效應(yīng)CMOS制程升級(jí)的限制因素，例如，高泄漏電流和終端設(shè)備多樣性的難題；但是，又與FinFET技術(shù)不同，F(xiàn)D-SOI保留了傳統(tǒng)體效應(yīng)CMOS制程的平面結(jié)構(gòu)復(fù)雜度相對(duì)較低的優(yōu)點(diǎn)，這可加速制程開發(fā)和量產(chǎn)速度，降低現(xiàn)有設(shè)計(jì)遷移難度。
意法愛立信、意法半導(dǎo)體、Leti 和Soitec的技術(shù)合作，讓我們能夠在28nm技術(shù)節(jié)點(diǎn)發(fā)揮FD-SOI的優(yōu)勢(shì)：先進(jìn)性能、具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比和最佳化能效。第一部份主要討論性能，第二部份將討論其他兩個(gè)優(yōu)勢(shì)。
在寬電壓范圍內(nèi)性能領(lǐng)先
下圖比較了在慢制程角(SS)和環(huán)境溫度最惡劣時(shí)ARM Cortex-A9 CPU核心的一個(gè)特定關(guān)鍵通道能夠達(dá)到的最高頻率──Vdd電源電壓曲線。每條曲線代表一個(gè)特定的28nm制程：
˙28HP-LVT是用于行動(dòng)設(shè)備的高性能體效應(yīng)CMOS制程，瞄準(zhǔn)高性能行動(dòng)設(shè)備CPU，具有處理速度快和閘極氧化層薄的特點(diǎn)，因此，從可靠性看，Vdd 過(guò)驅(qū)動(dòng)能力有限 (~1.0V)。
˙28LP-LVT 是一種低功耗的體效應(yīng)CMOS 制程，過(guò)去用于低功耗行動(dòng)應(yīng)用，LP 基于柵氧化層更厚的電晶體，支援更高的過(guò)驅(qū)動(dòng)電壓(高達(dá)1.3V)。
˙28FDSOI-LVT是意法半導(dǎo)體開發(fā)的28nm FD-SOI制程，閘極結(jié)構(gòu)與28LP相似，也支援1.3V過(guò)驅(qū)動(dòng)電壓。
在這三種制程中，只考慮低壓閾值(LVT)，因?yàn)樘幵谶@樣的電壓下時(shí)處理性能最高。
圖一各種28nm 制程性能比較
28nm 制程性能比較
1. 首先觀察到的是，在標(biāo)稱電壓(HP＝0.9V，LP＝1.0V，F(xiàn)D-SOI＝1.0V)時(shí)，F(xiàn)D-SOI的峰值性能與HP制程相似；在Vdd電壓相同時(shí)，性能比LP高35%。
2. 此外，隨著Vdd 電壓升高，F(xiàn)D-SOI的性能進(jìn)一步提高，而HP 制程無(wú)法承受更高的電壓，因此，前者的合成峰值性能高于后者。
3. 在工作電壓過(guò)低時(shí)，如Vdd=0.6V, LP將無(wú)法執(zhí)行或性能很低；FD-SOI與HP制程相當(dāng)甚至高于HP制程，但是前者的泄漏電流和動(dòng)態(tài)功耗要比后者低很多，我將在后面的內(nèi)容中給予說(shuō)明。
4. 相較體效應(yīng)CMOS制程，F(xiàn)D-SOI的制程可變性低，在適合CPU處理非密集型任務(wù)的頻率(200MHz-300MHz)時(shí)，能夠支援更低的工作電壓(最低0.5V)，例如，硬體加速音/視訊播放。
因此，在寬Vdd電壓范圍(0.5V 至1.3V)內(nèi)，F(xiàn)D-SOI的合成性能高于行動(dòng)處理器專用的體效應(yīng)CMOS制程，這些性能優(yōu)勢(shì)適用于提高峰值性能，或者在保證性能不變的前提下降低Vdd工作電壓，因而降低動(dòng)態(tài)功耗。
具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比
前面我們探討了FD-SOI制程在性能/電壓比方面的技術(shù)優(yōu)勢(shì)，接下來(lái)，我們將分析另外兩大優(yōu)勢(shì)：具有競(jìng)爭(zhēng)力的處理速度/泄漏電流比和最佳化能效。
FD-SOI制程不僅帶來(lái)前文所述的性能優(yōu)勢(shì)，還具有同級(jí)產(chǎn)品最低的泄漏電流，下圖二是前文圖示的ARM Cortex-A9 關(guān)鍵通道在85℃時(shí)典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當(dāng)泄漏電流相同時(shí)，F(xiàn)D-SOI在標(biāo)稱電壓(1.0V)時(shí)的執(zhí)行頻率高于標(biāo)稱電壓(1.0V)時(shí)的LP制程或標(biāo)稱電壓(0.9V)時(shí)的HP制程。
圖二LP、HP和FD-SOI制程的泄漏電流與處理速度比較
圖二中的淺藍(lán)色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標(biāo)稱Vdd 電壓(對(duì)動(dòng)態(tài)功耗影響巨大的參數(shù))，同時(shí)保持與LP和HP制程相同的或更高的性能。
然后，如藍(lán)色延長(zhǎng)虛線所示，施加在LVT FD-SOI電晶體上的正向體偏壓(注1)使其能夠達(dá)到HP可達(dá)到的性能，而在施加偏壓后，多晶矽電晶體的泄漏電流增幅與LP制程相同。該泄漏電流/速度比優(yōu)勢(shì)是28nm FD-SOI制程獨(dú)有優(yōu)勢(shì)，真正地融LP 和HP兩大制程的優(yōu)點(diǎn)于一身。
最佳化能效
對(duì)高階行動(dòng)應(yīng)用來(lái)說(shuō)，良好處理性能兼出色的泄漏電流還不夠，在行動(dòng)設(shè)備日常使用過(guò)程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關(guān)鍵。圖三描述了三種不同的28nm 制程的動(dòng)態(tài)功耗特性，并給出了動(dòng)態(tài)功耗－最大頻率特性曲線。
圖三LP、HP和 FD-SOI動(dòng)態(tài)功耗/頻率比較
從圖三中不難看出，在特定頻率時(shí)，F(xiàn)D-SOI的總功耗總是比其它兩項(xiàng)技術(shù)低很多，即便達(dá)到目標(biāo)頻率所需的電源電壓略高于28nm HP。這主要因?yàn)镕D-SOI技術(shù)的總功耗中泄漏電流較低。在整個(gè)電源電壓范圍和對(duì)應(yīng)的性能范圍內(nèi)均是如此，這充分證明，F(xiàn)D-SOI是能夠給行動(dòng)設(shè)備帶來(lái)最高能效的解決方案。
從本文可以看出，28nm FD-SOI在對(duì)于行動(dòng)運(yùn)算設(shè)備極其重要的關(guān)鍵參數(shù)方面優(yōu)于現(xiàn)有的體效應(yīng)制程，具有高性能且低功耗的優(yōu)點(diǎn)，因此，意法愛利信選用FD- SOI設(shè)計(jì)下一代NovaThor高性能智慧型手機(jī)和平板電腦平臺(tái)。
注1 體偏壓是在CMOS電晶體的體效應(yīng)部份施加可變電壓，以提高泄漏電流為代價(jià)換取更快執(zhí)行速度(正向體偏壓)，或者以犧牲性能為代價(jià)換取更低的泄漏電流(反向體偏壓)。雖然體效應(yīng)CMOS具有這項(xiàng)功能，但是，因?yàn)槁駵涎趸瘜訉㈦娋w通道與矽體效應(yīng)部份(背柵效應(yīng))隔離，體偏壓的效果在FD-SOI技術(shù)上更加出色。[!--empirenews.page--]
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