Cadence表示，臺(tái)積電20奈米參考制程融合Encounter與Virtuoso的全新功能與方法，兼顧新興的重要電路特性、時(shí)序收斂與設(shè)計(jì)尺寸。對(duì)客制/類(lèi)比設(shè)計(jì)人員而言，Virtuoso技術(shù)在業(yè)界標(biāo)準(zhǔn)OpenAccess資料庫(kù)中支援新的20奈米限制，包含G0規(guī)則、互動(dòng)式配色實(shí)現(xiàn)有色彩意識(shí)的布局(color-aware layout)、條件導(dǎo)向的預(yù)先配色流程、奇數(shù)回路的防止與偵測(cè)(odd-cycle loop prevention)、局部互連層專(zhuān)屬的先進(jìn)Pcell基墩(Pcell abutment)與支援。Cadence整合式實(shí)體驗(yàn)證系統(tǒng)是在Virtuoso平臺(tái)中整合Cadence益華電腦實(shí)體驗(yàn)證系統(tǒng)的設(shè)計(jì)技術(shù)。

對(duì)數(shù)位設(shè)計(jì)人員而言，Encounter RTL-to-GDSII支援20奈米規(guī)則、嶄新FlexColor雙重曝影(double- patterning)技術(shù)實(shí)現(xiàn)自動(dòng)建構(gòu)校正(correct-by-construction)布局與繞線，還有Encounter RTL Compiler加上Encounter數(shù)位設(shè)計(jì)實(shí)現(xiàn)(EDI)系統(tǒng)的GigaOpt最佳化，以更短的周轉(zhuǎn)時(shí)間實(shí)現(xiàn)更高的成品品質(zhì)。

在Signoff方面，Cadence Encounter時(shí)序系統(tǒng)提供先進(jìn)的波形建模與多值SPEF以實(shí)現(xiàn)雙重曝影RC萃取。Cadence QRC Extraction提供具備DPT意識(shí)的條件萃取(corners extraction)技術(shù)，支援LEF/DEF與GDSII制程。Cadence實(shí)體驗(yàn)證系統(tǒng)提供20奈米雙重曝影與漸進(jìn)式DRC校正的支援，現(xiàn)在還有臺(tái)積電設(shè)計(jì)規(guī)則(rule decks)可供實(shí)體驗(yàn)證系統(tǒng)使用。

Encounter Power System提供精準(zhǔn)、基本與復(fù)雜的依賴(lài)拓?fù)浣Y(jié)構(gòu)(topology-dependent)的EM規(guī)則，而且Litho Physical Analyzer與Litho Electrical Analyzer已經(jīng)更新而擁有20奈米模型以供熱點(diǎn)分析與修正。[!--empirenews.page--]

「Cadence益華電腦專(zhuān)心致力于為客戶(hù)提供克服低功耗等當(dāng)今復(fù)雜設(shè)計(jì)的最大挑戰(zhàn)所需的技術(shù)?！笴adence益華電腦晶片實(shí)現(xiàn)事業(yè)群資深副總裁徐季平表示：「我們一直與臺(tái)積公司和雙方的客戶(hù)密切合作，開(kāi)發(fā)周延的解決方案以克服20奈米設(shè)計(jì)挑戰(zhàn)。我們的Virtuoso與Encounter 20奈米技術(shù)獨(dú)步業(yè)界而且完善整合，提供一致化流程，克服最嚴(yán)苛的低功耗混合訊號(hào)晶片的挑戰(zhàn)。」

「搭配設(shè)計(jì)工具以滿足20奈米需求是一項(xiàng)復(fù)雜的任務(wù)，唯有透過(guò)緊密的合作方能實(shí)現(xiàn)?！?strong>臺(tái)積電設(shè)計(jì)建構(gòu)行銷(xiāo)處(Design Infrastructure Marketing)資深處長(zhǎng)Suk Lee 表示：「20奈米制程需要全新的方法完成設(shè)計(jì)生態(tài)環(huán)境的準(zhǔn)備，以便在制程準(zhǔn)備就緒時(shí)即開(kāi)始進(jìn)行量產(chǎn)設(shè)計(jì)。我們與Cadence益華電腦的合作涵蓋了完整的混合訊號(hào)與數(shù)位流程，以確保能夠?qū)崿F(xiàn)及驗(yàn)證雙重曝影的需求。這將協(xié)助雙方客戶(hù)采用此新制程盡速產(chǎn)出有效晶片。」